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CSC Leasing Co.
Efficient Computer
Senior Digital Verification Engineer - Contract
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Austin, Texas, Vereinigte Staaten · Pittsburgh, Pennsylvania, Vereinigte Staaten · San Francisco, California, Vereinigte Staaten
PythonC++
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Über die Stelle
Efficient Computer denkt das Computing von Grund auf neu, um eine der größten Herausforderungen der KI zu lösen: Energie. Unsere Fabric-Architektur liefert eine 10–100x-Verbesserung der Energieeffizienz bei der allgemeinen Datenverarbeitung, einschließlich KI, und unterstützt dabei vertraute Programmiersprachen und Software-Frameworks – dies eröffnet neue Möglichkeiten für autonome Maschinen, intelligente Infrastrukturen, Wearables und Raumfahrtsysteme. Mit unserem ersten Prozessor, Electron E1, der nun in Serie ausgeliefert wird, und der kürzlich bekannt gegebenen Serie-B-Finanzierung in Höhe von über $97 Millionen beschleunigen wir die Implementierung bei Kunden und skalieren unsere Architektur auf Rechenzentrumsleistung. Werden Sie Teil unseres Teams, um die Hardware und Software zu entwickeln, die Intelligenz überall dorthin bringt, wo sie benötigt wird, und gestalten Sie die nächste Generation des Computings mit.
Wir suchen einen erfahrenen Digital Verification Contractor, der die Verantwortung für die Verifizierung komplexer Blöcke und Subsysteme in unserem SoC übernimmt, einschließlich der proprietären Fabric-Technologie von Efficient. Sie werden unserem neu gegründeten Verification & Emulation Team beitreten und direkt mit RTL-Designern und Architekten zusammenarbeiten. Wir brauchen jemanden, der sich schnell in eine Spezifikation einarbeiten, eine UVM-Umgebung mit minimaler Anleitung aufbauen oder erweitern und diese bis zum Abschluss der Abdeckung vorantreiben kann.
Warum zu Efficient wechseln?
Gestalten Sie die Zukunft. Bei Efficient stellen Sie sich großen Herausforderungen mit Raum für Eigenverantwortung und Wirkung. Wir unterstützen Sie mit wettbewerbsfähiger Bezahlung, Aktienoptionen, einem 401(k)-Match, vom Unternehmen bezahlten Leistungen, bezahltem Elternurlaub und Flexibilität – plus Möglichkeiten, Ihre Fähigkeiten und Ihre Karriere auszubauen, während wir wachsen.
Aufgaben
- Verantwortung für die Verifizierung zugewiesener Blöcke und Subsysteme von der Spezifikationsprüfung bis zur Abdeckungsfreigabe.
- Erstellung von Verifizierungsplänen basierend auf Design- und Architekturspezifikationen und deren Überprüfung mit den Design- und Architekturleitern.
- Architektur, Aufbau oder Erweiterung von UVM/SystemVerilog-Testbenches: Agents, Scoreboards, Referenzmodelle, Sequenzen und Constrained-Random-Tests.
- Erstellung von SystemVerilog-Assertions und funktionalen Abdeckungsmodellen sowie Vorantreiben der funktionalen und Code-Abdeckung bis zum Abschluss.
- Debuggen komplexer Simulationsfehler und Zusammenarbeit mit RTL-Designern zur Ursachenanalyse und Fehlerbehebung.
- Klare Berichterstattung über den Verifizierungsstatus, Risiken und Abdeckungslücken an den DV-Leiter und das Designteam.
- Dokumentation Ihrer Umgebung, damit sie vom Vollzeitteam übernommen und gepflegt werden kann.
Erforderliche Qualifikationen
- Ausbildung: Bachelor- oder Master-/Doktorabschluss in Elektrotechnik, Computertechnik oder einem verwandten Fachgebiet.
- Erfahrung: 8+ Jahre ASIC/SoC-Designverifizierung, mit mehreren Projekten, die von der Testbench-Entwicklung bis zum Tapeout durchgeführt wurden.
- UVM und SystemVerilog: Experte für UVM-Testbench-Architektur und SystemVerilog für die Verifizierung, einschließlich Klassen, Constraints, Interfaces, funktionaler Abdeckung und Assertions (SVA).
- Abdeckungsschluss: Nachgewiesene Erfolgsbilanz bei der Steuerung der funktionalen und Code-Abdeckung bis zur Freigabe bei Designs mit Millionen von Gates.
- Debuggen: Starke Fähigkeit, komplexe Simulationsfehler unabhängig mit branchenüblichen Tools (VCS/Verdi, Xcelium oder Questa) zu debuggen.
- Skripting: Python zur Automatisierung von Regressionen, Protokollanalyse und Nachbearbeitung der Abdeckung.
- Unabhängigkeit: Fähigkeit, sich schnell in ein neues Design einzuarbeiten und mit minimaler Aufsicht zu liefern.
- Kommunikation: Klare schriftliche und mündliche Kommunikation von Status, Risiken und Kompromissen an Kollegen und Führungskräfte.
Vorteilhafte Qualifikationen
- C++ / C für Referenzmodellierung oder SoC-Level-Tests, einschließlich DPI-Integration.
- Formale Verifizierung mit JasperGold oder ähnlichen Tools.
- Erfahrung im Aufbau oder der Nutzung von KI-basierten Flows für DV, wie z. B. automatisierte Regressionstriage oder Fehler-Debugging.
- Hintergrund in Computerarchitektur, Datenfluss- oder räumlichen Architekturen oder ML-Beschleunigern.
- Stromspar-Verifizierung mit UPF.
Wir bieten einen wettbewerbsfähigen Stundenlohn von $80–$130 pro Stunde auf 1099-Vertragsbasis. Die endgültige Vergütung hängt von Erfahrung, Seniorität und Standort ab, mit gewisser Flexibilität für den richtigen Kandidaten.
Mehr Möglichkeiten mit einem Profil
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