Estados Unidos
CSC Leasing Co.
Efficient Computer
Ingeniero Senior de Verificación Digital - Contrato
Estados Unidos
Austin, Texas, Estados Unidos · Pittsburgh, Pennsylvania, Estados Unidos · San Francisco, California, Estados Unidos
PythonC++
Traducción automática. Consulta el original.
Sobre la oportunidad
Efficient Computer está replanteando la computación desde cero para resolver uno de los mayores desafíos de la IA: la energía. Nuestra arquitectura Fabric ofrece una mejora de 10–100x en la eficiencia energética para la computación de propósito general, incluida la IA, al tiempo que admite lenguajes de programación y marcos de software familiares, desbloqueando nuevas posibilidades para máquinas autónomas, infraestructura inteligente, dispositivos portátiles y sistemas espaciales. Con nuestro primer procesador, Electron E1, que ya se envía en volumen y con más de $97 millones en financiación de Serie B recientemente anunciada, estamos acelerando las implementaciones de clientes y escalando nuestra arquitectura al rendimiento del centro de datos. Únase a nosotros para construir el hardware y el software que llevan la inteligencia a donde se necesite y ayuden a dar forma a la próxima generación de computación.
Buscamos un contratista senior de Verificación Digital para asumir la responsabilidad de la verificación de bloques y subsistemas complejos en nuestro SoC, incluida la tecnología propietaria Fabric de Efficient. Se unirá a nuestro equipo recién formado de Verificación y Emulación y trabajará directamente con diseñadores de RTL y arquitectos. Necesitamos a alguien que pueda adaptarse rápidamente a una especificación, configurar o extender un entorno UVM con una mínima dirección y llevarlo hasta el cierre de la cobertura.
¿Por qué unirse a Efficient?
Construye lo que sigue. En Efficient, abordarás grandes desafíos con espacio para asumir responsabilidades y generar un impacto. Te respaldamos con una remuneración competitiva, acciones, una igualación de 401(k), beneficios pagados por la empresa, licencia parental remunerada y flexibilidad, además de oportunidades para crecer tus habilidades y carrera a medida que escalamos.
Tareas
- Ser responsable de la verificación de los bloques y subsistemas asignados desde la revisión de especificaciones hasta la aprobación de la cobertura.
- Escribir planes de verificación a partir de especificaciones de diseño y arquitectura, y revisarlos con los líderes de diseño y arquitectura.
- Arquitectar, construir o extender bancos de pruebas UVM/SystemVerilog: agentes, scoreboards, modelos de referencia, secuencias y pruebas de aleatorización restringida.
- Escribir aserciones de SystemVerilog y modelos de cobertura funcional, y llevar la cobertura funcional y de código hasta su cierre.
- Depurar fallos complejos de simulación y trabajar con diseñadores de RTL para identificar la causa raíz y corregir errores.
- Informar claramente sobre el estado de la verificación, los riesgos y las lagunas de cobertura al líder de DV y al equipo de diseño.
- Documentar su entorno para que pueda ser transferido y mantenido por el equipo a tiempo completo.
Cualificaciones requeridas
- Educación: Grado o Máster/Doctorado en Ingeniería Eléctrica, Ingeniería Informática o un campo relacionado.
- Experiencia: Más de 8 años de verificación de diseño ASIC/SoC, con múltiples proyectos llevados desde el desarrollo del banco de pruebas hasta la cinta de salida (tapeout).
- UVM y SystemVerilog: Experto en arquitectura de bancos de pruebas UVM y SystemVerilog para verificación, incluyendo clases, restricciones, interfaces, cobertura funcional y aserciones (SVA).
- Cierre de cobertura: Un historial probado de llevar la cobertura funcional y de código hasta la aprobación en diseños de millones de puertas.
- Depuración: Gran capacidad para depurar fallos complejos de simulación de forma independiente utilizando herramientas estándar de la industria (VCS/Verdi, Xcelium o Questa).
- Scripting: Python para la automatización de regresiones, análisis de logs y post-procesamiento de cobertura.
- Independencia: Capacidad para adaptarse rápidamente a un nuevo diseño y entregar resultados con supervisión mínima.
- Comunicación: Comunicación clara, escrita y verbal, del estado, riesgos y compensaciones a compañeros y directivos.
Formas de destacar
- C++ / C para modelado de referencia o pruebas a nivel de SoC, incluida la integración DPI.
- Verificación formal con JasperGold o herramientas similares.
- Experiencia en la creación o el uso de flujos de IA agéntica para DV, como la clasificación automatizada de regresiones o la depuración de fallos.
- Conocimientos de arquitectura de computadoras, arquitecturas de flujo de datos o espaciales, o aceleradores de ML.
- Verificación de bajo consumo con UPF.
Ofrecemos una tarifa por hora competitiva de entre $80 y $130 por hora en un contrato de tipo 1099. La compensación final dependerá de la experiencia, la antigüedad y la ubicación, con cierta flexibilidad para el candidato adecuado.
Más oportunidades con un solo perfil
¿Quieres optar a más puestos sin repetir todo el proceso? Crea tu perfil para que te encuentren las empresas que usan Nort.
Crear mi perfil