États-Unis
CSC Leasing Co.
Efficient Computer
Ingénieur Senior en Vérification Digitale - Contrat
États-Unis
Austin, Texas, États-Unis · Pittsburgh, Pennsylvania, États-Unis · San Francisco, California, États-Unis
PythonC++
Traduction automatique. Consultez l’original.
À propos du poste
Efficient Computer réinvente l'informatique depuis ses fondations pour résoudre l'un des plus grands défis de l'IA : l'énergie. Notre architecture Fabric offre une amélioration de 10 à 100x en termes d'efficacité énergétique pour le calcul général, y compris l'IA, tout en prenant en charge les langages de programmation et les frameworks logiciels familiers, ouvrant ainsi de nouvelles possibilités pour les machines autonomes, les infrastructures intelligentes, les appareils portables et les systèmes spatiaux. Avec notre premier processeur, Electron E1, désormais expédié en volume et plus de 97 millions de dollars de financement de série B récemment annoncés, nous accélérons les déploiements clients et étendons notre architecture aux performances des centres de données. Rejoignez-nous pour construire le matériel et les logiciels qui apportent l'intelligence partout où elle est nécessaire et contribuez à façonner la prochaine génération de l'informatique.
Nous recherchons un ingénieur contractuel senior en vérification numérique pour prendre en charge la vérification de blocs et sous-systèmes complexes de notre SoC, y compris la technologie Fabric propriétaire d'Efficient. Vous rejoindrez notre équipe nouvellement formée de Vérification & Émulation et travaillerez directement avec les concepteurs RTL et les architectes. Nous avons besoin de quelqu'un capable de monter rapidement en compétence sur une spécification, de mettre en place ou d'étendre un environnement UVM avec une direction minimale, et de le mener à la clôture de la couverture.
Pourquoi rejoindre Efficient ?
Construisez la prochaine étape. Chez Efficient, vous relèverez des défis majeurs avec la possibilité de prendre des responsabilités et d'avoir un impact. Nous vous soutenons avec une rémunération compétitive, des actions, une correspondance 401(k), des avantages sociaux pris en charge par l'entreprise, un congé parental payé et de la flexibilité, ainsi que des opportunités de développer vos compétences et votre carrière à mesure que nous évoluons.
Tâches
- Assurer la vérification des blocs et sous-systèmes assignés, de la revue des spécifications à la validation de la couverture.
- Rédiger des plans de vérification à partir des spécifications de conception et d'architecture, et les examiner avec les responsables de la conception et de l'architecture.
- Concevoir, construire ou étendre des bancs de test UVM/SystemVerilog : agents, tableaux de bord (scoreboards), modèles de référence, séquences et tests à contraintes aléatoires.
- Rédiger des assertions SystemVerilog et des modèles de couverture fonctionnelle, et piloter la couverture fonctionnelle et de code jusqu'à la clôture.
- Déboguer des échecs de simulation complexes et travailler avec les concepteurs RTL pour identifier la cause racine et corriger les bugs.
- Communiquer clairement l'état de la vérification, les risques et les lacunes en matière de couverture au responsable DV et à l'équipe de conception.
- Documenter votre environnement afin qu'il puisse être transmis et maintenu par l'équipe à temps plein.
Qualifications requises
- Formation : Licence ou Master/Doctorat en génie électrique, génie informatique ou domaine connexe.
- Expérience : 8+ années d'expérience en vérification de conception ASIC/SoC, avec plusieurs projets menés du développement du banc de test à la mise en production (tapeout).
- UVM et SystemVerilog : Expert en architecture de bancs de test UVM et en SystemVerilog pour la vérification, y compris les classes, les contraintes, les interfaces, la couverture fonctionnelle et les assertions (SVA).
- Clôture de la couverture : Un historique avéré de pilotage de la couverture fonctionnelle et de code jusqu'à la validation sur des conceptions de plusieurs millions de portes.
- Débogage : Forte capacité à déboguer indépendamment des échecs de simulation complexes à l'aide d'outils standards de l'industrie (VCS/Verdi, Xcelium ou Questa).
- Scripting : Python pour l'automatisation des régressions, l'analyse des logs et le post-traitement de la couverture.
- Autonomie : Capacité à monter rapidement en compétence sur une nouvelle conception et à livrer avec une supervision minimale.
- Communication : Communication écrite et verbale claire de l'état, des risques et des compromis aux pairs et à la direction.
Atouts supplémentaires
- C++/C pour la modélisation de référence ou les tests au niveau SoC, y compris l'intégration DPI.
- Vérification formelle avec JasperGold ou des outils similaires.
- Expérience dans la construction ou l'utilisation de flux d'IA agentiques pour la vérification numérique (DV), tels que le triage automatisé des régressions ou le débogage des échecs.
- Connaissances en architecture informatique, architectures de flux de données ou spatiales, ou accélérateurs ML.
- Vérification économe en énergie avec UPF.
Nous offrons un taux horaire compétitif de 80 à 130 dollars de l'heure dans le cadre d'un contrat de type 1099. La rémunération finale dépendra de l'expérience, de l'ancienneté et de la localisation, avec une certaine flexibilité pour le bon candidat.
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