Reino Unido
Proximie
Riverlane
Verificação / Engenheiro(a) de Verificação Sênior
Reino Unido
Cambridge, England, Reino Unido
PythonC++
Tradução automática. Consulte o original.
Como se candidatar
Cambridge, UK | Tempo integral | Efetivo | Híbrido
Salário: £60,000 a £88,000 (DOE) + Bônus + Benefícios
A faixa salarial para esta função é ampla, pois podemos considerar diferentes níveis de experiência. Qualquer oferta feita levará em consideração o nível de experiência (incluindo experiência relevante na indústria), habilidades relevantes transferíveis e conquistas relevantes anteriores.
Também consideraremos candidaturas de meio período para esta função. Por favor, indique sua carga horária preferida em sua carta de apresentação.
Analisamos CVs à medida que os recebemos e entrevistamos assim que temos candidaturas que parecem uma boa correspondência. Não usamos datas de encerramento. Portanto, por favor, candidate-se o mais rápido possível para não perder esta vaga.
Se tiver alguma dúvida, entre em contato com jobs@riverlane.com.
Todos são bem-vindos na Riverlane. Somos um empregador de igualdade de oportunidades e incentivamos candidaturas de candidatos elegíveis e adequadamente qualificados, independentemente de idade, deficiência, etnia, gênero, readequação de gênero, religião ou crença, orientação sexual, status de casamento ou união civil, ou gravidez e maternidade/paternidade.
Mulheres e outros grupos sub-representados podem ser menos propensos a se candidatar a uma vaga, a menos que atendam a todos ou quase todos os requisitos. Se isso se aplica a você, ainda assim encorajamos você a se candidatar - você pode ser uma ótima opção, mesmo que não atenda a todas as qualificações. Gostaríamos muito de ouvir você.
Se você precisar de algum ajuste no processo de candidatura ou seleção para que possa dar o seu melhor, por favor, nos informe. Teremos prazer em ajudar.
Aviso GDPR: A Riverlane coleta e processa dados pessoais de acordo com as leis de proteção de dados aplicáveis. Se você é um candidato a emprego europeu, consulte o aviso de privacidade para mais detalhes.
Sobre nós
A missão da Riverlane é dominar a correção de erros quânticos (QEC) e inaugurar uma nova era de progresso humano. Desde avanços em ciência de materiais e climática, até simulações químicas complexas para o design de novos medicamentos, computadores quânticos ajudarão a humanidade a resolver alguns de seus desafios mais importantes. Mas sem QEC, o desafio técnico definidor da indústria, tais avanços nunca poderão ser alcançados. A Riverlane é líder mundial em tecnologia QEC. QEC é um problema complexo que exige uma gama de habilidades, talentos e paixão.
Tendo arrecadado mais de US$ 125 milhões em financiamento até o momento para acelerar nossa P&D de ponta em correção de erros quânticos (QEC), a Riverlane faz parceria com muitos dos principais provedores de hardware quântico e agências governamentais do mundo para tornar a computação quântica tolerante a falhas uma realidade. Estamos fazendo progressos notáveis e crescendo rapidamente.
Sobre a vaga
Temos uma oportunidade excepcional para um(a) Engenheiro(a) de Verificação / Sênior de Verificação se juntar à nossa talentosa equipe de designers de hardware e engenheiros de software embarcado. Juntos, vocês entregarão sistemas totalmente verificados, de alto desempenho e confiáveis.
Nesta função empolgante, você terá visibilidade de ponta a ponta em toda a pilha, sendo responsável por todos os aspectos da verificação e moldando como a qualidade e a confiabilidade são incorporadas em nossa tecnologia de ponta. Você não precisa ter experiência em computação quântica! Você aprenderá isso ao longo do caminho.
O que você fará
Como Engenheiro(a) de Verificação / Sênior de Verificação na Riverlane, você irá:
- Trabalhar proativamente com designers e arquitetos para definir planos de verificação com base nas especificações de design. Você terá total responsabilidade por estratégias detalhadas de teste em designs de nível de bloco e de sistema.
- Desenvolver e implementar testbenches escaláveis, incluindo verificadores, modelos de referência e grupos de cobertura em SystemVerilog. Você implementará testes auto-executáveis, direcionados e aleatórios para garantir que cada parte do sistema funcione perfeitamente.
- Manter a saúde e a evolução do ambiente de verificação de design, rastreando regressões, métricas de cobertura e bugs para garantir que nossos sistemas atendam aos mais altos padrões de qualidade e confiabilidade.
O que precisamos
- Experiência comercial demonstrável em verificação funcional, incluindo responsabilidade pelo planejamento e estratégia de verificação.
- Experiência comprovada em design de testbench com frameworks de verificação como UVM/OVM.
- Conhecimento de SystemVerilog assertion (SVA).
- Exposição a diferentes linguagens de programação, como C, C++ e Python.
- Uma pessoa proativa que pode definir independentemente o escopo do trabalho.
- Uma pessoa colaborativa com excelentes habilidades de comunicação, que compartilha ativamente (e ouve) feedback construtivo.
- Capacidade de trabalhar efetivamente com ambiguidade e requisitos em mudança.
- Experiência em depuração entre RTL, simulação e hardware
Melhor ainda se…
- Experiência em verificação formal.
O que você pode esperar de nós
- Um pacote abrangente de benefícios que inclui um plano de bônus anual, seguro médico privado, seguro de vida e um plano de previdência complementar
- Equity, para que nossa equipe possa compartilhar o sucesso de longo prazo da Riverlane
- 28 dias de férias anuais, mais feriados e licença familiar ampliada
- Um ambiente de trabalho diversificado que reúne especialistas em muitos campos (incluindo desenvolvimento de software e hardware, teoria da informação quântica, física e matemática) e mais de 20 nacionalidades diferentes
- Um ambiente de aprendizado que incentiva o crescimento e desenvolvimento individual, de equipe e da empresa, incluindo um programa regular de eventos de aprendizado e orçamentos para treinamento e conferências
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