Vereinigte Staaten
Skyline Scientific Inc
Efficient Computer
Lead Digital Verification Engineer
Vereinigte Staaten
Austin, Texas, Vereinigte Staaten · Pittsburgh, Pennsylvania, Vereinigte Staaten · San Francisco, California, Vereinigte Staaten
Python
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Über die Stelle
Efficient Computer gestaltet Computing von Grund auf neu, um eine der größten Herausforderungen von KI zu lösen: Energie. Unsere Fabric-Architektur liefert eine Verbesserung der Energieeffizienz um das 10–100-fache für allgemeine Berechnungen, einschließlich KI, und unterstützt gleichzeitig bekannte Programmiersprachen und Software-Frameworks – und eröffnet damit neue Möglichkeiten für autonome Maschinen, intelligente Infrastrukturen, Wearables und Raumfahrtsysteme. Mit unserem ersten Prozessor, Electron E1, der jetzt in Serie produziert wird, und der kürzlich angekündigten Serie-B-Finanzierung von über 97 Millionen US-Dollar beschleunigen wir Kunden-Deployments und skalieren unsere Architektur auf Rechenzentrumsleistung. Kommen Sie zu uns, um die Hardware und Software zu entwickeln, die Intelligenz dorthin bringen, wo sie benötigt wird, und die nächste Generation des Computings mitzugestalten.
Wir suchen einen erfahrenen Design Verification Lead, der die funktionale Verifizierung komplexer SoC/IP-Designs von der Spezifikation bis zum Tapeout in einer neu gegründeten Hardware-Engineering-Organisation vorantreibt. Sie werden die Verifizierungsstrategie verantworten, Methodikstandards definieren, ein Team von Verifizierungsingenieuren aufbauen und leiten und als letzte Instanz für Verifizierungsqualität und Sign-off-Bereitschaft fungieren. Diese Rolle erfordert eine starke Mischung aus technischer Tiefe in modernen Verifizierungsmethoden (UVM, Embedded C und Compiler-generiertes Trace-Driven Testing) und der Führungsfähigkeit, ein Multi-Block-Chip-Programm termingerecht auszuführen. Der DV Lead wird helfen, unsere internen Prozesse für den Aufbau robuster und verifizierter Designs zu gestalten, einschließlich der zweiten Produktlinie des Unternehmens, die die Rechenleistung und -fähigkeit steigern und gleichzeitig die Energieeffizienz verbessern wird.
Dies ist eine einzigartige Gelegenheit, unsere Produkte und Prozesse zu beeinflussen, während wir von den Anfangsstadien der Produktentwicklung zur Markteinführung und skalierten Volumenproduktion übergehen. Treten Sie unserem Team bei und helfen Sie uns, die Zukunft des Computings am Edge und darüber hinaus zu gestalten!
Warum zu Efficient wechseln?
Gestalten Sie das Nächste. Bei Efficient werden Sie große Herausforderungen mit Raum für Eigenverantwortung und Wirkung angehen. Wir unterstützen Sie mit wettbewerbsfähiger Bezahlung, Aktienoptionen, einem 401(k) Match, vom Unternehmen bezahlten Leistungen, bezahltem Elternurlaub und Flexibilität – plus Möglichkeiten, Ihre Fähigkeiten und Ihre Karriere auszubauen, während wir wachsen.
Hauptverantwortlichkeiten
- Definition der End-to-End-Verifizierungsstrategie auf Block-, Subsystem- und Chip-Ebene, abgestimmt auf die Tapeout-Meilensteine
- Erstellung und Überprüfung von Verifizierungsplänen, die Spezifikationen mit Funktionen, Stimulusstrategien (traditionelle Stimulusgenerierung, Compiler-gesteuert), Coverage-Zielen und Sign-off-Kriterien abgleichen
- Architektur von skalierbaren UVM-basierten Testbench-Umgebungen, einschließlich Agents, Scoreboards, Referenzmodellen und Coverage-Monitoren
- Entwicklung von Constrained-Random-Stimuli, die auf Protokollinteraktionen, Nebenläufigkeit, Fehlerinjektion und Eckfälle abzielen
- Definition und Schließung von funktionalen Coverage-Modellen durch systematische Hole-Analyse, gezielte Tests, Seed-Optimierung und Regression-Tuning
- Einsatz von SystemVerilog Assertions für Protokollkonformität, Schnittstellenprüfungen und Design-Invarianten über alle Simulationsläufe hinweg
- Leitung der Full-Chip-Verifizierung, einschließlich Boot-Sequenzen, Interrupt-Handling, DMA-Flows, Power-On-Reset und Multi-Block-Interaktionen
- Sicherstellung von CDC-, RDC- und Multi-Power-Domain-Verifizierung in Abstimmung mit spezialisierten Tools und Teams
- Debugging komplexer Simulationsfehler, die sich über mehrere Designblöcke, Protokolle und Abstraktionsebenen erstrecken
- Verantwortung für den Bug-Lifecycle – Triage, Priorisierung, Tracking, Fix-Verifizierung und funktionsübergreifende Lösung mit RTL-Designern und Architekten
- Verwaltung des Regression-Frameworks – Definition von Suiten, Aufrechterhaltung der Stabilität, Optimierung des Durchsatzes und Integration in CI/CD-Pipelines
- Koordination des Übergangs von Simulation zu Emulation, um sicherzustellen, dass die Verifizierungsunterlagen effektiv in Emulationsumgebungen übergehen
- Funktionale Zusammenarbeit mit dem Compiler-Team, RTL-Design, DFT, Physical Design und Post-Silicon-Validierungsteams
- Führung, Mentoring und Weiterentwicklung des Verifizierungsingenieurteams bei gleichzeitiger Aufrechterhaltung eines hohen Qualitätsstandards durch rigorose Überprüfungen
- Vertretung der Verifizierungsbereitschaft in Tapeout-Sign-off-Reviews und auf Programmebene getroffenen Entscheidungen
- Unterstützung bei der Ausführung von Gate-Level-Simulationen als Teil des Design-Signoffs.
- Unterstützung beim Aufbau eines Verifizierungs-Dashboards, um schnell zu verstehen, wo sich ein Design im Verifizierungsprozess befindet und um Regressionen zu identifizieren.
Erforderliche Qualifikationen & Erfahrung
- Ausbildung: Bachelor- oder Master-/PhD-Abschluss in Elektrotechnik, Computertechnik oder einem verwandten Fachgebiet.
- Erfahrung: 10+ Jahre einschlägige Erfahrung in der ASIC/SoC-Designverifizierung, davon mindestens 3 Jahre in einer leitenden Funktion mit Verantwortung für Verifizierungsstrategie, Sign-off und Teamausführung.
- UVM-Meisterschaft: Tiefgreifende Expertise in UVM-basierter Testbench-Architektur und Constrained-Random-Verifizierungsmethodik – nicht nur Anwendung, sondern architektonische Entscheidungsfindung und Optimierung.
- SystemVerilog: Fortgeschrittene Kenntnisse in SystemVerilog für die Verifizierung, einschließlich Klassen, Constraints, funktionaler Abdeckung, Assertions (SVA), Schnittstellen und Paketen.
- Coverage-Abschluss: Nachgewiesene Erfolgsbilanz bei der Steigerung der funktionalen und Code-Coverage bis zum Tapeout-Sign-off bei komplexen, millionenfach geschalteten SoC/ASIC-Designs.
- Debugging-Fähigkeiten: Nachgewiesene Fähigkeit, tiefgreifend komplexe Simulationsfehler zu debuggen, die mehrere Designblöcke, Protokolle und Abstraktionsebenen umfassen.
- SoC-Architektur: Starkes Verständnis moderner SoC-Bausteine – Prozessoren (ARM, RISC-V), Interconnects (AMBA AXI/ACE/CHI), Speichercontroller, DMA-Engines, Interrupt-Controller und Standard-Peripheriegeräte.
- Scripting & Automatisierung: Beherrschung von Python, Perl oder Tcl für Testautomatisierung, Protokollanalyse, Coverage-Post-Processing und Entwicklung von Regression-Flows.
- Kommunikation: Klare und effektive Kommunikation des Verifizierungsstatus, der Risiken und Kompromisse an technische Kollegen und die Programmleitung.
Wir bieten ein wettbewerbsfähiges Grundgehalt für diese Position, das im Allgemeinen zwischen 200,000 und 260,000 US-Dollar liegt, zuzüglich eines jährlichen Bonus von 10%, bedeutender Aktienoptionen und umfassender Leistungen. Die endgültige Vergütung hängt von Erfahrung, Niveau und Standort ab, mit Flexibilität für den richtigen Kandidaten.
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