Estados Unidos
CONCEPT SOLUTIONS LLC
Efficient Computer
Ingeniero/a Líder de Verificación Digital
Estados Unidos
Austin, Texas, Estados Unidos · Pittsburgh, Pennsylvania, Estados Unidos · San Francisco, California, Estados Unidos
Python
Traducción automática. Consulta el original.
Sobre la oportunidad
Efficient Computer está replanteando la computación desde cero para resolver uno de los mayores desafíos de la IA: la energía. Nuestra arquitectura Fabric ofrece una mejora de 10–100x en eficiencia energética para la computación de propósito general, incluida la IA, al tiempo que admite lenguajes de programación y frameworks de software familiares, desbloqueando nuevas posibilidades para máquinas autónomas, infraestructura inteligente, wearables y sistemas espaciales. Con nuestro primer procesador, Electron E1, que ya se envía en volumen y con más de $97 millones en financiación de Serie B anunciada recientemente, estamos acelerando las implementaciones de clientes y escalando nuestra arquitectura al rendimiento del centro de datos. Únase a nosotros para construir el hardware y el software que llevan la inteligencia a donde se necesite y ayuden a dar forma a la próxima generación de computación.
Buscamos un/a Líder de Verificación de Diseño con experiencia para impulsar la verificación funcional de diseños complejos de SoC/IP desde la especificación hasta el tapeout en una organización de ingeniería de hardware recién formada. Usted será responsable de la estrategia de verificación, definirá los estándares de metodología, creará y guiará a un equipo de ingenieros de verificación y actuará como la autoridad final en la calidad de la verificación y la preparación para la aprobación. Este puesto exige una sólida combinación de profundidad técnica en metodologías de verificación modernas (UVM, C embebido y pruebas basadas en trazas generadas por compilador) y la capacidad de liderazgo para ejecutar un programa de chip de múltiples bloques según lo programado. El/la Líder de DV ayudará a dar forma a nuestros procesos internos para construir diseños robustos y verificados, incluida la segunda línea de productos de la empresa, que escalará el rendimiento y la capacidad de computación, al tiempo que mejora la eficiencia energética.
Esta es una oportunidad única para influir en nuestros productos y procesos a medida que pasamos de las etapas iniciales de desarrollo de productos a la liberación al mercado y la producción en volumen escalada. ¡Únase a nuestro equipo y ayúdenos a dar forma al futuro de la computación en el borde y más allá!
¿Por qué unirse a Efficient?
Construya lo próximo. En Efficient, abordará grandes desafíos con espacio para asumir la responsabilidad y generar un impacto. Le respaldamos con una remuneración competitiva, acciones, una igualación de 401(k), beneficios pagados por la empresa, licencia parental pagada y flexibilidad, además de oportunidades para hacer crecer sus habilidades y carrera a medida que escalamos.
Responsabilidades Clave
- Definir la estrategia de verificación de extremo a extremo en los niveles de bloque, subsistema y chip completo, alineada con los hitos de tapeout.
- Redactar y revisar planes de verificación que mapeen especificaciones a características, estrategias de estímulo (generación de estímulo tradicional, impulsado por compilador), objetivos de cobertura y criterios de aprobación.
- Diseñar entornos de banco de pruebas escalables basados en UVM, incluidos agentes, scoreboards, modelos de referencia y monitores de cobertura.
- Impulsar el desarrollo de estímulos aleatorios restringidos dirigidos a interacciones de protocolo, concurrencia, inyección de errores y casos de esquina.
- Definir y cerrar modelos de cobertura funcional a través de análisis sistemático de huecos, pruebas dirigidas, optimización de semillas y ajuste de regresión.
- Desplegar aserciones SystemVerilog para el cumplimiento de protocolos, verificaciones de interfaz e invariantes de diseño en todas las ejecuciones de simulación.
- Liderar la verificación de chip completo, incluidas secuencias de arranque, manejo de interrupciones, flujos DMA, reinicio al encender e interacciones de múltiples bloques.
- Asegurar la verificación de CDC, RDC y dominios de múltiples potencias en coordinación con herramientas y equipos especializados.
- Depurar fallos de simulación complejos que abarcan interacciones de múltiples bloques, violaciones de protocolo, condiciones de carrera y casos de esquina dependientes del tiempo.
- Ser responsable del ciclo de vida de los errores: triaje, priorización, seguimiento, verificación de correcciones y resolución interfuncional con diseñadores de RTL y arquitectos.
- Gestionar el marco de regresión: definir conjuntos, mantener la estabilidad, optimizar el rendimiento e integrar con pipelines de CI/CD.
- Coordinar la transición de simulación a emulación, asegurando que el material de verificación se transfiera eficazmente a entornos de emulación.
- Colaborar interfuncionalmente con el equipo de compiladores, diseño de RTL, DFT, diseño físico y equipos de validación post-silicio.
- Liderar, mentorizar y hacer crecer al equipo de ingeniería de verificación, manteniendo un alto nivel de calidad a través de revisiones rigurosas.
- Representar la preparación de la verificación en revisiones de aprobación de tapeout y decisiones a nivel de programa.
- Apoyar la ejecución de simulaciones a nivel de puerta como parte de la aprobación del diseño.
- Asistir en la creación de un panel de control de verificación para comprender rápidamente dónde se encuentra un diseño en el proceso de verificación y para identificar regresiones.
Cualificaciones y Experiencia Requeridas
- Educación: Título de Grado o Máster/Doctorado en Ingeniería Eléctrica, Ingeniería Informática o un campo relacionado.
- Experiencia: 10+ años de experiencia progresiva en verificación de diseño ASIC/SoC, con al menos 3 años en un rol de liderazgo responsable de la estrategia de verificación, aprobación y ejecución del equipo.
- Dominio de UVM: Profunda experiencia en la arquitectura de banco de pruebas basada en UVM y en la metodología de verificación aleatoria restringida, no solo en su uso, sino en la toma de decisiones arquitectónicas y la optimización.
- SystemVerilog: Dominio avanzado de SystemVerilog para verificación, incluyendo clases, restricciones, cobertura funcional, aserciones (SVA), interfaces y paquetes.
- Cierre de Cobertura: Historial demostrado de impulso de la cobertura funcional y de código hasta la aprobación de tapeout en diseños complejos de SoC/ASIC de millones de puertas.
- Habilidades de Depuración: Capacidad probada para depurar fallos de simulación profundamente complejos que abarcan múltiples bloques de diseño, protocolos y niveles de abstracción.
- Arquitectura de SoC: Sólida comprensión de los bloques de construcción modernos de SoC: procesadores (ARM, RISC-V), interconexiones (AMBA AXI/ACE/CHI), controladores de memoria, motores DMA, controladores de interrupciones y periféricos estándar.
- Scripting y Automatización: Dominio de Python, Perl o Tcl para la automatización de pruebas, análisis de registros, post-procesamiento de cobertura y desarrollo de flujos de regresión.
- Comunicación: Comunicación clara y eficaz del estado de la verificación, los riesgos y las compensaciones a compañeros técnicos y al liderazgo del programa.
Ofrecemos un salario base competitivo para este puesto, generalmente entre $200,000 y $260,000, además de un bono anual del 10%, acciones significativas y beneficios integrales. La compensación final dependerá de la experiencia, el nivel y la ubicación, con flexibilidad para el candidato adecuado.
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