Portugal
Eurofins
HCCM Consulting
Ingeniero/a de Verificación
Portugal
Lisbon, Portugal
Python
Traducción automática. Consulta el original.
Responsabilidades Clave
- Desarrollar y mantener testbenches UVM aleatorios restringidos para bloques RTL y verificación de chip completo.
- Escribir modelos de cobertura funcional y planes de cierre de cobertura para impulsar la completitud de la verificación.
- Crear y ejecutar escenarios de prueba dirigidos y aleatorios dirigidos a casos de esquina y cumplimiento de protocolos.
- Depurar fallos de simulación, identificar causas raíz en RTL y colaborar con los diseñadores en las correcciones.
- Desarrollar planes de verificación (VPlans) basados en especificaciones de microarquitectura y realizar un seguimiento de las métricas de aprobación.
- Contribuir a la infraestructura de regresión, pipelines de CI/CD y scripting de flujos de herramientas EDA.
- Participar en revisiones de diseño, revisiones de especificaciones y actividades de puesta en marcha de silicio.
Cualificaciones Requeridas
- Grado / Máster / Doctorado en Ingeniería Eléctrica, Ingeniería Informática o campo relacionado.
- Más de 5 años de experiencia práctica en verificación VLSI en un entorno industrial.
- Sólida experiencia en SystemVerilog y metodología UVM (entornos, agentes, secuencias, scoreboards). Sólida experiencia en lenguaje y metodología Specman.
- Experiencia con herramientas de simulación de la industria: VCS, Xcelium, ModelSim/Questa.
- Sólida comprensión de los fundamentos del diseño digital, codificación RTL y conceptos de microarquitectura.
- Familiaridad con la verificación basada en aserciones (SVA) y la verificación impulsada por cobertura.
- Habilidades de scripting en Python, Perl o Tcl para automatización y desarrollo de flujos.
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