Portugal
Eurofins
HCCM Consulting
Ingénieur Vérification
Portugal
Lisbon, Portugal
Python
Traduction automatique. Consultez l’original.
Responsabilités Principales
- Développer et maintenir des bancs de test UVM randomisés contraints pour les blocs RTL et la vérification de la puce entière.
- Rédiger des modèles de couverture fonctionnelle et des plans de clôture de couverture pour assurer l'exhaustivité de la vérification.
- Créer et exécuter des scénarios de test dirigés et aléatoires ciblant les cas limites et la conformité aux protocoles.
- Déboguer les échecs de simulation, identifier les causes profondes dans le RTL et collaborer avec les concepteurs pour les corrections.
- Développer des plans de vérification (VPlans) basés sur les spécifications de micro-architecture et suivre les métriques de validation.
- Contribuer à l'infrastructure de régression, aux pipelines CI/CD et au scripting des flux d'outils EDA.
- Participer aux revues de conception, aux revues de spécifications et aux activités de mise en service du silicium.
Qualifications Requises
- B.Sc. / M.Sc. / Ph.D. en Génie Électrique, Génie Informatique ou domaine connexe.
- 5+ années d'expérience pratique en vérification VLSI dans un cadre industriel.
- Excellente maîtrise de SystemVerilog et de la méthodologie UVM (environnements, agents, séquences, tableaux de bord). Excellente maîtrise du langage et de la méthodologie Specman.
- Expérience avec les outils de simulation industriels : VCS, Xcelium, ModelSim/Questa.
- Solide compréhension des fondamentaux de la conception numérique, du codage RTL et des concepts de micro-architecture.
- Familiarité avec la vérification basée sur les assertions (SVA) et la vérification dirigée par la couverture.
- Compétences en scripting en Python, Perl ou Tcl pour l'automatisation et le développement de flux.
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