Deutschland
Chainguard
Ciena
DSP ASIC Verification Engineer - Optische Übertragungssysteme
Deutschland
Brunswick, Lower Saxony, Deutschland
PythonC++
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Über die Stelle
Als weltweit führendes Unternehmen für Hochgeschwindigkeitskonnektivität setzt sich Ciena für einen menschenzentrierten Ansatz ein. Unsere Teams profitieren von einer Unternehmenskultur, die ein flexibles Arbeitsumfeld in den Vordergrund stellt und individuelles Wachstum, Wohlbefinden sowie ein Gefühl der Zugehörigkeit fördert. Wir sind ein Technologieunternehmen, das Menschlichkeit in den Mittelpunkt stellt – und unsere geschäftlichen Prioritäten mit einem bedeutenden sozialen, gemeinschaftlichen und gesellschaftlichen Beitrag verbindet.
Die WaveLogic-Produktfamilie von Ciena ist ein zentraler Bestandteil optischer Übertragungslösungen, die weltweit leistungsstarke Telekommunikationsnetzwerke ermöglichen. Diese Position trägt durch eine gründliche digitale Verifikation zur Validierung und Qualität dieser Produkte bei. Sie spielt eine entscheidende Rolle bei der Sicherstellung einer zuverlässigen Funktionalität über komplexe Subsysteme und Architekturkomponenten hinweg.
Bei Ciena setzen wir uns dafür ein, ein Umfeld zu schaffen und zu fördern, in dem sich unsere Mitarbeiter respektiert, geschätzt und gehört fühlen. Ciena schätzt die Vielfalt seiner Belegschaft und respektiert seine Mitarbeiter als Individuen. Wir tolerieren keinerlei Form von Diskriminierung.
Ciena ist ein Arbeitgeber, der Chancengleichheit fördert, auch in Bezug auf Behinderungen und den Status als geschützter Veteran.
SO WERDEN SIE ETWAS BEWEGEN
- Konzeption und Durchführung von Verifikationsaktivitäten für architektonische Funktionsblöcke innerhalb der WaveLogic-Produktfamilie
- Analyse von Architektur- und funktionalen Anforderungsspezifikationen sowie Zusammenarbeit mit Systemingenieuren und Architekten
- Entwicklung und Implementierung von Validierungsstrategien unter Verwendung von Simulation, formalen Methoden und Coverage-Techniken
- Erstellung und Integration von Verifikationsumgebungen, einschließlich Testbenches, Agents, Scoreboards und Testszenarien unter Verwendung von SystemVerilog UVM und/oder C
- Definition und Implementierung funktionaler Coverage-Modelle sowie Mitwirkung an der Verifikationsplanung
- Durchführung von Coverage-gesteuerter Verifikation, Analyse von Regressionsergebnissen und Fehlerbehebung in Zusammenarbeit mit Designingenieuren
- Regelmäßige Berichterstattung über den Fortschritt der Verifikation, Probleme und Status-Updates
DAS BRINGEN SIE MIT
- Ausbildung: Master-Abschluss in Elektrotechnik, Informationstechnik, Informatik oder einer anderen relevanten wissenschaftlichen Disziplin
- Erfahrung: 3+ Jahre Erfahrung in der digitalen Designverifikation komplexer Schaltkreise
- Anwendung von SV-UVM, SVA und C++ in Verifikationsumgebungen
- Erstellung von Verifikationsplänen auf Basis funktionaler und architektonischer Spezifikationen
- Entwicklung von Verifikationsumgebungen unter Verwendung von SV-UVM und C++
- Anwendung von metrikbasierten Verifikationsmethoden, einschließlich funktionaler Coverage
- Nutzung von EDA-Verifikationstools und -Flows führender Anbieter
- Kandidaten sollten über gute Englischkenntnisse, ausgeprägte Problemlösungsfähigkeiten sowie ein hohes Maß an Eigenmotivation und die Fähigkeit zur selbstständigen Arbeit verfügen
WÜNSCHENSWERT SIND
- Erfahrung: Erfahrung mit formalen Verifikationsmethoden
- Erfahrung: Erfahrung mit kohärenten DSP-Architekturen
- Erfahrung: Erfahrung mit Standards und Protokollen wie OTN/FlexO/B100G und Ethernet (100GE+)
- Erfahrung: Erfahrung in der Nutzung von GIT für Quellcodeverwaltung und Revisionsverfolgung
- Erfahrung: Erfahrung in der Nutzung von Jira für Zeitplanung, Aufgabenverfolgung und Fehlerberichterstattung
- Anwendung von Programmiersprachen wie Python, Make, Bash, C und C++
- Grundlegende Deutschkenntnisse
#LI-MP2
Falls Sie bezüglich einer Stellenmöglichkeit kontaktiert werden, teilen Sie Ciena bitte mit, welche Anpassungsmaßnahmen Sie gegebenenfalls benötigen.
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