Vereinigte Staaten
Startekk Inc
Altera
FPGA Compiler (Placer) Engineer
Vereinigte Staaten
San Jose, California, Vereinigte Staaten
PythonC++
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STELLENDETAILS
Wir setzen künstliche Intelligenz ein, um Bewerber für die Stelle zu screenen, zu bewerten oder auszuwählen. Bewerber müssen für alle erforderlichen US-Exportgenehmigungen berechtigt sein.
#CG-1
ART DER BESCHÄFTIGUNG: Regulär
SCHICHT: Schicht 1 (Vereinigte Staaten von Amerika)
HAUPTSITZ: San Jose, Kalifornien, Vereinigte Staaten
ZUSÄTZLICHE STANDORTE:
STELLENAUSSCHREIBUNG
Alle qualifizierten Bewerber erhalten eine Anstellung ohne Rücksicht auf Rasse, Hautfarbe, Religion, religiöse Überzeugung, Geschlecht, nationale Herkunft, Abstammung, Alter, körperliche oder geistige Behinderung, Gesundheitszustand, genetische Informationen, Militär- und Veteranenstatus, Familienstand, Schwangerschaft, Geschlecht, Geschlechtsausdruck, Geschlechtsidentität, sexuelle Orientierung oder eine andere durch lokales Recht, Verordnung oder Satzung geschützte Eigenschaft.
STELLENBESCHREIBUNG
Über Altera
Bei Altera™ gibt uns unsere Unabhängigkeit als weltweit größter reiner Anbieter von FPGA-Lösungen die nötige Konzentration, Geschwindigkeit und Agilität, um ohne Kompromisse innovativ zu sein. Mit über vier Jahrzehnten branchenführender FPGA-Expertise ist es unsere alleinige Mission, die programmierbaren Technologien bereitzustellen, die Kunden helfen, sich in sich schnell entwickelnden Märkten wie KI, Cloud, Netzwerken und Edge zu differenzieren, zu innovieren und zu skalieren. Als unabhängiges Unternehmen bewegen wir uns schneller, investieren tiefer und arbeiten enger zusammen – und befähigen unsere Teams, bahnbrechende Innovationen voranzutreiben und die Zukunft der FPGA-Branche zu gestalten.
Position im Überblick
Altera ist ein führendes Unternehmen im Bereich FPGA-Innovationen und liefert programmierbare Lösungen für KI-, Cloud-Computing-, Netzwerk- und Edge-Anwendungen. Unsere Compiler- und Tool-Teams sind zentral für die Ermöglichung einer effizienten Abbildung komplexer Designs auf fortschrittliche FPGA-Architekturen durch unsere Kunden.
Altera sucht einen FPGA Compiler Engineer (Placer) für unser Compiler-Team in San Jose, CA. Diese Rolle konzentriert sich auf die Entwicklung und Optimierung von FPGA-Placement-Algorithmen innerhalb der Compiler-Toolchain, was sich direkt auf Leistung, Energieeffizienz und die allgemeine Designqualität auswirkt.
Der ideale Kandidat verfügt über starke Expertise in EDA-Algorithmen, groß angelegter Systemoptimierung und FPGA/ASIC Physical Design Flows sowie eine Leidenschaft für die Lösung komplexer, leistungskritischer Probleme.
Warum zu Altera wechseln?
- Arbeit an Kern-Compilertechnologie, die sich direkt auf die FPGA-Leistung und Benutzerfreundlichkeit auswirkt
- Lösung herausfordernder algorithmischer Probleme im großen Maßstab
- Zusammenarbeit mit erstklassigen Teams in den Bereichen Architektur, Silizium und Software
Hauptverantwortlichkeiten
- Entwicklung von Placement-Algorithmen: Entwurf, Implementierung und Verbesserung von FPGA-Placement-Algorithmen zur Optimierung von Timing, Congestion und Ressourcenauslastung.
- Verbesserung des Compiler-Flows: Beitrag zum End-to-End-FPGA-Kompilierungsfluss in enger Zusammenarbeit mit den Routing-, Synthese- und Timing-Teams.
- Leistungsoptimierung: Verbesserung der Laufzeitleistung, Skalierbarkeit und Qualität der Ergebnisse (QoR) für große und komplexe Kundenentwürfe.
- Timing-gesteuertes Placement: Entwicklung und Verfeinerung von Timing-bewussten Placement-Strategien zur Unterstützung von Hochfrequenz-, leistungskritischen Designs.
- Funktionsübergreifende Zusammenarbeit: Partnerschaft mit den Architektur-, Routing- und STA-Teams zur Abstimmung von Placement-Strategien mit den Fähigkeiten und Einschränkungen von FPGA-Geräten.
- Debugging & Analyse: Analyse der Placement-Qualität, Congestion-Hotspots und Timing-Engpässe; Förderung von Verbesserungen bei Konvergenz und Design-Closure.
- Toolchain-Integration: Integration neuer Placement-Funktionen in die Compiler-Infrastruktur und Validierung über verschiedene Workloads hinweg.
Gehalt
Die unten angegebene Gehaltsspanne gilt nur für Bay Area Kalifornien. Das tatsächliche Gehalt kann je nach einer Reihe von Faktoren variieren, darunter der Standort der Stelle, fachspezifisches Wissen, Fähigkeiten, Erfahrungen, Schulungen usw. Wir bieten auch Anreize, die Mitarbeiter auf der Grundlage individueller und unternehmensweiter Leistung belohnen.
$149.1K - $215.9K USD
Mindestanforderungen
QUALIFIKATIONEN
Mindestqualifikationen
- Bachelor- oder Master-Abschluss in Elektrotechnik, Computertechnik, Informatik oder einem verwandten Fachgebiet.
- 6+ Jahre Erfahrung in FPGA/ASIC CAD, EDA-Tools oder verwandten Bereichen.
- Erfahrung mit Algorithmen und Datenstrukturen (Optimierung, Graphentheorie, Heuristiken)
- Erfahrung mit Placement-Algorithmen oder Physical Design Flows
- Erfahrung in C/C++ und Best Practices der Softwareentwicklung
- Erfahrung mit Placement-Techniken (analytisches Placement, Simulated Annealing, Partitionierung, Clustering)
- Erfahrung mit Timing- und Congestion-gesteuerter Optimierung
- Erfahrung mit ASIC- oder FPGA-Physical-Design-Methoden
- Erfahrung in der Lösung komplexer, groß angelegter Optimierungsprobleme mit hohen Anforderungen an Leistung und Skalierbarkeit.
Bevorzugte Qualifikationen
- Erfahrung mit FPGA-Toolchains (z. B. Quartus, Vivado)
- Kenntnisse von FPGA-Architekturen und Interconnect-Fabrics
- Vertrautheit mit Routing- und Timing-Closure-Techniken
- Erfahrung mit parallelen oder verteilten Algorithmen für EDA-Tools
- Skripting-Erfahrung (z. B. Python, Tcl) für Tooling und Automatisierung
Mehr Möglichkeiten mit einem Profil
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