Estados Unidos
Startekk Inc
Altera
Ingeniero/a de Compilador FPGA (Placer)
Estados Unidos
San Jose, California, Estados Unidos
PythonC++
Traducción automática. Consulta el original.
DETALLES DEL PUESTO
Utilizamos inteligencia artificial para filtrar, evaluar o seleccionar postulantes para el puesto. Los postulantes deben ser elegibles para cualquier autorización de exportación de EE. UU. requerida.
#CG-1
TIPO DE PUESTO: Fijo
TURNO: Turno 1 (Estados Unidos de América)
UBICACIÓN PRINCIPAL: San Jose, California, Estados Unidos
UBICACIONES ADICIONALES:
DECLARACIÓN DE PUBLICACIÓN
Todos los/las solicitantes cualificados/as recibirán consideración para el empleo sin distinción de raza, color, religión, credo religioso, sexo, origen nacional, ascendencia, edad, discapacidad física o mental, condición médica, información genética, estatus militar y de veterano, estado civil, embarazo, género, expresión de género, identidad de género, orientación sexual o cualquier otra característica protegida por la ley, regulación u ordenanza local.
DESCRIPCIÓN DEL PUESTO
Acerca de Altera
En Altera™, nuestra independencia como el mayor proveedor mundial de soluciones FPGA puras nos otorga el enfoque, la velocidad y la agilidad para innovar sin concesiones. Con más de cuatro décadas de experiencia líder en la industria FPGA, nuestra misión única es ofrecer las tecnologías programables que ayudan a los clientes a diferenciarse, innovar y escalar en mercados en rápida evolución como IA, cloud, redes y edge. Como empresa independiente, nos movemos más rápido, invertimos más profundamente y colaboramos más estrechamente, capacitando a nuestros equipos para impulsar innovaciones revolucionarias y dar forma al futuro de la industria FPGA.
Resumen del puesto
Altera es un líder en innovación FPGA, ofreciendo soluciones programables que impulsan aplicaciones de IA, computación en la nube, redes y edge. Nuestros equipos de compiladores y herramientas son fundamentales para permitir a los clientes mapear eficientemente diseños complejos en arquitecturas FPGA avanzadas.
Altera está buscando un Ingeniero/a de Compilador FPGA (Placer) para unirse a nuestro equipo de Compilador en San Jose, CA. Este rol se centra en el desarrollo y la optimización de algoritmos de placement FPGA dentro de la cadena de herramientas del compilador, impactando directamente el rendimiento, la eficiencia energética y la calidad general del diseño.
El/la candidato/a ideal aporta una sólida experiencia en algoritmos EDA, optimización de sistemas a gran escala y flujos de diseño físico FPGA/ASIC, junto con una pasión por resolver problemas complejos y críticos para el rendimiento.
¿Por qué unirse a Altera?
- Trabajar en tecnología de compilador central que impacta directamente el rendimiento y la usabilidad de FPGA.
- Resolver desafiantes problemas algorítmicos a escala.
- Colaborar con equipos de clase mundial en arquitectura, silicio y software.
Responsabilidades clave
- Desarrollo de Algoritmos de Placement: Diseñar, implementar y mejorar algoritmos de placement FPGA para optimizar el timing, la congestión y la utilización de recursos.
- Mejora del Flujo del Compilador: Contribuir al flujo de compilación FPGA de extremo a extremo, trabajando estrechamente con los equipos de routing, síntesis y timing.
- Optimización del Rendimiento: Mejorar el rendimiento en tiempo de ejecución, la escalabilidad y la calidad de los resultados (QoR) para diseños de clientes grandes y complejos.
- Placement Orientado a Timing: Desarrollar y refinar estrategias de placement conscientes del timing para soportar diseños de alta frecuencia y críticos para el rendimiento.
- Colaboración Multifuncional: Asociarse con los equipos de arquitectura, routing y STA para alinear las estrategias de placement con las capacidades y restricciones del dispositivo FPGA.
- Depuración y Análisis: Analizar la calidad del placement, los puntos de congestión y los cuellos de botella de timing; impulsar mejoras en la convergencia y el cierre del diseño.
- Integración de Herramientas: Integrar nuevas capacidades de placement en la infraestructura del compilador y validar en diversas cargas de trabajo.
Salario
El rango salarial a continuación es solo para el Área de la Bahía de California. El salario real puede variar según una serie de factores que incluyen la ubicación del puesto, el conocimiento, las habilidades, la experiencia y la formación relacionada con el puesto, etc. También ofrecemos oportunidades de incentivos que recompensan a los empleados en función del rendimiento individual y de la empresa.
$149.1K - $215.9K USD
Requisitos mínimos
CALIFICACIONES
Calificaciones Mínimas
- Título de Grado o Máster en Ingeniería Eléctrica, Ingeniería Informática, Informática o campo relacionado.
- 6+ años de experiencia en CAD FPGA/ASIC, herramientas EDA o campos relacionados.
- Experiencia en algoritmos y estructuras de datos (optimización, teoría de grafos, heurísticas).
- Experiencia en algoritmos de placement o flujos de diseño físico.
- Experiencia en C/C++ y mejores prácticas de ingeniería de software.
- Experiencia en técnicas de placement (placement analítico, simulated annealing, partición, clustering).
- Experiencia en optimización orientada a timing y a congestión.
- Experiencia en metodologías de diseño físico ASIC o FPGA.
- Experiencia en la resolución de problemas de optimización complejos a gran escala con altos requisitos de rendimiento y escalabilidad.
Calificaciones Preferidas
- Experiencia con cadenas de herramientas FPGA (por ejemplo, Quartus, Vivado).
- Conocimiento de arquitecturas FPGA y tejidos de interconexión.
- Familiaridad con técnicas de routing y cierre de timing.
- Experiencia con algoritmos paralelos o distribuidos para herramientas EDA.
- Experiencia en scripting (por ejemplo, Python, Tcl) para herramientas y automatización.
Más oportunidades con un solo perfil
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