Alemania
ESH StB-Examensvorbereitung GmbH
Apple
Becario de Verificación de Diseño de Banda Base Celular
Alemania
Munich, Bavaria, Alemania
PythonC++
Traducción automática. Consulta el original.
Sobre la oportunidad
Imagina lo que podrías hacer aquí. En Apple, las nuevas ideas tienen la capacidad de convertirse en productos extraordinarios muy rápidamente. Aporta tu pasión y curiosidad, y no hay límites a lo que podrías lograr. ¿Te encanta trabajar en desafíos que nadie ha resuelto todavía? ¡Únete a nosotros para ayudar a crear el próximo producto revolucionario de Apple!
El equipo de DV de Banda Base Celular en Múnich verifica los módems y los controladores de enlace de transceptor que mantienen a millones de personas conectadas, dondequiera que estén. Como becario, estarás en el centro de un esfuerzo de diseño de chips, trabajando con arquitectos y diseñadores para asegurar que, cuando alguien realice una llamada, una transmisión o envíe un mensaje, simplemente funcione.
DESCRIPCIÓN
Como becario de Verificación de Diseño, formarás parte de los esfuerzos de verificación de nuestro grupo de diseño de silicio, ayudando a garantizar la calidad y fiabilidad de los sistemas celulares de próxima generación. Trabajando en módems de banda base y controladores de enlace RF para los SoC de Apple, contribuirás a entornos de verificación UVM reutilizables y ayudarás a desarrollar casos de prueba dirigidos y basados en cobertura que validen diseños complejos de IP y subsistemas. Trabajarás en estrecha colaboración con equipos multifuncionales y recibirás mentoría práctica durante toda la pasantía. Esta pasantía ofrece la oportunidad de desarrollar experiencia en protocolos celulares, arquitecturas complejas de IP y subsistemas, protocolos de tejido y metodologías de depuración. Obtendrás experiencia con las mejores prácticas de verificación de diseño, técnicas de co-verificación con modelos y firmware, y arquitecturas de bajo consumo estándar en la industria. También explorarás cómo LLMs y las herramientas basadas en ML pueden mejorar la productividad de la verificación. Buscamos estudiantes motivados con una base sólida en diseño digital y programación, y un interés en la verificación de diseño ASIC. Prosperas en entornos colaborativos, prestas atención a los detalles y tienes ganas de asumir los desafíos de verificación de sistemas celulares complejos y de alto rendimiento.
REQUISITOS MÍNIMOS
- Actualmente matriculado en un programa de grado, máster o doctorado en Ingeniería Eléctrica, Ingeniería Informática, Ciencias de la Computación, Ingeniería de Telecomunicaciones o un campo relacionado.
- Conocimiento de los fundamentos de diseño digital y SystemVerilog / Verilog.
- Experiencia en programación en C/C++ y/o Python.
- Comprensión de conceptos de verificación como pruebas aleatorias restringidas y verificación basada en cobertura.
- Habilidades de planificación de pruebas y resolución de problemas.
- Dominio del inglés (escrito y hablado).
REQUISITOS PREFERENTES
- Conocimiento de UVM y SystemVerilog Assertions (SVA).
- Experiencia con modelado en SystemC y C/C++ para verificación de diseño.
- Experiencia en scripting y automatización con Python o Perl.
- Conocimiento del funcionamiento de la capa física celular 4G/5G (3GPP).
- Familiaridad con tejidos de bus y protocolos como AHB, AXI o NoC.
- Familiaridad con núcleos de procesadores integrados.
- Experiencia en el uso de LLMs para mejorar la productividad, incluyendo ingeniería de prompts y optimización de flujos de trabajo con LLM.
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