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Apple

Stagiaire en vérification de conception de bande de base cellulaire

PythonC++
Traduction automatique. Consultez l’original.

À propos du poste

Imaginez ce que vous pourriez accomplir ici. Chez Apple, les nouvelles idées se transforment très rapidement en produits extraordinaires. Apportez votre passion et votre curiosité, et vous ne pourrez qu'être surpris par ce que vous réaliserez. Vous aimez relever des défis que personne n'a encore résolus ? Rejoignez-nous pour contribuer à la création du prochain produit révolutionnaire Apple !

L'équipe DV (vérification de conception) de bande de base cellulaire à Munich vérifie les modems et les contrôleurs de liaison émetteurs-récepteurs qui permettent à des millions de personnes de rester connectées, où qu'elles soient. En tant que stagiaire, vous serez au cœur d'un effort de conception de puces, travaillant avec des architectes et des concepteurs pour garantir que lorsqu'un appel, un flux ou un message est émis, tout fonctionne parfaitement.

DESCRIPTION

En tant que stagiaire en vérification de conception, vous intégrerez les efforts de vérification de notre groupe de conception de silicium, contribuant à assurer la qualité et la fiabilité des systèmes cellulaires de nouvelle génération. En travaillant sur les modems de bande de base et les contrôleurs de liaison RF pour les SoC de Apple, vous contribuerez à des environnements de vérification UVM réutilisables et aiderez à développer des cas de test dirigés et basés sur la couverture pour valider des conceptions complexes d'IP et de sous-systèmes. Vous travaillerez en étroite collaboration avec des équipes pluridisciplinaires et bénéficierez d'un mentorat pratique tout au long de votre stage. Ce stage offre l'opportunité de développer une expertise dans les protocoles cellulaires, les architectures complexes d'IP et de sous-systèmes, les protocoles de fabric et les méthodologies de débogage. Vous acquerrez de l'expérience avec les meilleures pratiques de vérification de conception, les techniques de co-vérification avec des modèles et des microprogrammes, ainsi que les architectures basse consommation conformes aux normes de l'industrie. Vous explorerez également comment les LLMs et les outils basés sur le ML peuvent améliorer la productivité de la vérification. Nous recherchons des étudiants motivés possédant une base solide en conception numérique et en programmation, ainsi qu'un intérêt pour la vérification de conception ASIC. Vous vous épanouissez dans des environnements collaboratifs, avez le souci du détail et êtes impatient de relever les défis de vérification de systèmes cellulaires complexes et hautes performances.

QUALIFICATIONS MINIMALES

  1. Actuellement inscrit dans un programme de licence, master ou doctorat en génie électrique, génie informatique, informatique, ingénierie des communications ou dans un domaine connexe.
  1. Connaissance des fondamentaux de la conception numérique et de SystemVerilog / Verilog.
  1. Expérience en programmation en C/C++ et/ou Python.
  1. Compréhension des concepts de vérification tels que les tests aléatoires contraints et la vérification basée sur la couverture.
  1. Compétences en planification de tests et en résolution de problèmes.
  1. Maîtrise de l'anglais (écrit et oral).

QUALIFICATIONS SOUHAITÉES

  1. Connaissance de l'UVM et des assertions SystemVerilog (SVA).
  1. Expérience avec la modélisation SystemC et C/C++ pour la vérification de conception.
  1. Expérience en script et automatisation avec Python ou Perl.
  1. Connaissance du fonctionnement de la couche physique cellulaire 4G/5G (3GPP).
  1. Familiarité avec les bus fabrics et les protocoles tels que AHB, AXI ou NoC.
  1. Familiarité avec les cœurs de processeurs embarqués.
  1. Expérience dans l'utilisation des LLMs pour améliorer la productivité, y compris l'ingénierie de prompt et l'optimisation des flux de travail LLM.

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