Alemanha
ESH StB-Examensvorbereitung GmbH
Apple
Estagiário de Verificação de Design de Banda Base Celular
Alemanha
Munich, Bavaria, Alemanha
PythonC++
Tradução automática. Consulte o original.
Sobre a oportunidade
Imagine o que você poderia fazer aqui. Na Apple, novas ideias têm o hábito de se tornarem produtos extraordinários muito rapidamente. Traga sua paixão e curiosidade, e não há limites para o que você pode realizar. Você adora trabalhar em desafios que ninguém resolveu ainda? Junte-se a nós para ajudar a entregar o próximo produto inovador da Apple!
A equipe de DV de Banda Base Celular em Munique verifica os modems e controladores de link de transceptor que mantêm milhões de pessoas conectadas, onde quer que estejam. Como estagiário, você estará no centro de um esforço de design de chips, trabalhando com arquitetos e designers para garantir que, quando a chamada, o streaming ou a mensagem de alguém for enviada, tudo funcione perfeitamente.
DESCRIÇÃO
Como estagiário de Verificação de Design, você fará parte dos esforços de verificação do nosso grupo de design de silício, ajudando a garantir a qualidade e a confiabilidade dos sistemas celulares de próxima geração. Trabalhando em modems de banda base e controladores de link de RF para SoCs da Apple, você contribuirá para ambientes de verificação UVM reutilizáveis e ajudará a desenvolver casos de teste direcionados e baseados em cobertura que validam designs complexos de IP e subsistemas. Você trabalhará em estreita colaboração com equipes multifuncionais e receberá mentoria prática durante todo o estágio. Este estágio oferece uma oportunidade de desenvolver experiência em protocolos celulares, arquiteturas complexas de IP e subsistemas, protocolos de fabric e metodologias de depuração. Você ganhará experiência com as melhores práticas de verificação de design da categoria, técnicas de co-verificação com modelos e firmware, e arquiteturas de baixo consumo padrão da indústria. Você também explorará como LLMs e ferramentas baseadas em ML podem melhorar a produtividade da verificação. Estamos procurando estudantes motivados com uma base sólida em design digital e programação, e interesse em verificação de design ASIC. Você prospera em ambientes colaborativos, tem atenção aos detalhes e está ansioso para assumir os desafios de verificação de sistemas celulares complexos e de alto desempenho.
QUALIFICAÇÕES MÍNIMAS
- Estar atualmente matriculado em um programa de bacharelado, mestrado ou doutorado em Engenharia Elétrica, Engenharia da Computação, Ciência da Computação, Engenharia de Comunicações ou área relacionada.
- Conhecimento de fundamentos de design digital e SystemVerilog / Verilog.
- Experiência em programação em C/C++ e/ou Python.
- Compreensão de conceitos de verificação, como testes aleatórios restritos e verificação baseada em cobertura.
- Habilidades de planejamento de testes e resolução de problemas.
- Fluência em inglês (escrito e falado).
QUALIFICAÇÕES PREFERENCIAIS
- Conhecimento de UVM e SystemVerilog Assertions (SVA).
- Experiência com modelagem em SystemC e C/C++ para verificação de design.
- Experiência com script e automação em Python ou Perl.
- Conhecimento de operação de camada física celular 4G/5G (3GPP).
- Familiaridade com barramentos e protocolos como AHB, AXI ou NoC.
- Familiaridade com núcleos de processadores embarcados.
- Experiência no uso de LLMs para melhorar a produtividade, incluindo engenharia de prompt e otimização de fluxo de trabalho de LLM.
Mais oportunidades com um só perfil
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