Estados Unidos
Idaho Health Insurance Exchange
Astera Labs
Ingeniero Líder Técnico, Verificación de Diseño
Estados Unidos
San Jose, California, Estados Unidos
Python
Traducción automática. Consulta el original.
Sobre la oportunidad
Astera Labs (NASDAQ: ALAB) proporciona infraestructura de IA a escala de rack a través de soluciones de conectividad diseñadas específicamente. Al colaborar con hiperescaladores y partners del ecosistema, Astera Labs permite a las organizaciones desbloquear todo el potencial de la IA moderna. La plataforma de conectividad inteligente de Astera Labs integra tecnologías basadas en semiconductores CXL®, Ethernet, NVLink, PCIe® y UALink™ con la suite de software COSMOS de la empresa para unificar diversos componentes en sistemas cohesivos y flexibles que ofrecen conectividad de escala ascendente y descendente de extremo a extremo. El negocio de soluciones de conectividad personalizadas de la empresa complementa su cartera basada en estándares, lo que permite a los clientes implementar arquitecturas personalizadas para satisfacer sus requisitos de infraestructura únicos. Descubra más en asteralabs.com asteralabs.com/.
Descripción del puesto
Como Ingeniero Líder Técnico, Verificación de Diseño, definirá y entregará una verificación robusta para silicio de conectividad de próxima generación que permita la infraestructura de IA a escala de rack. Colaborará estrechamente con los equipos de RTL, arquitectura, firmware y post-silicio para crear estrategias de verificación que demuestren un comportamiento de conmutación complejo en protocolos de alto ancho de banda y entornos de sistema exigentes.
Dentro de CCE2, liderará desafíos de verificación significativos desde la planificación y la arquitectura del banco de pruebas hasta el cierre de la cobertura y el aprendizaje del silicio. Contribuirá a la misión de hipercrecimiento de Astera Labs ayudando a entregar productos de conectividad PCIe y UALink altamente fiables que mantengan los aceleradores de IA, la memoria y los recursos de computación funcionando a escala.
Responsabilidades Clave *
Estrategia y Planificación de Verificación *
- Desarrollar planes de verificación a nivel de bloque y subsistema a partir de especificaciones, arquitectura y requisitos de diseño. *
- Definir escenarios de prueba, modelos de cobertura, verificadores y scoreboard para funcionalidades de conmutación complejas. *
- Revisar diseños y planes de verificación con los equipos de arquitectura y RTL para identificar casos extremos de forma temprana. *
- Liderar la planificación y ejecución de la verificación para las funciones asignadas, realizando un seguimiento de los riesgos, los hitos y las métricas de calidad. *
Desarrollo y Ejecución del Entorno *
- Construir y mejorar bancos de pruebas reutilizables basados en UVM y SystemVerilog, agentes, secuencias, monitores y modelos de referencia. *
- Crear escenarios dirigidos, aleatorios restringidos y de encendido/reinicio que abarquen el comportamiento de PCIe Gen 6/Gen 7, UALink y UCIe. *
- Depurar fallos de simulación utilizando análisis de formas de onda, registros, verificadores y colaboración interfuncional. *
- Colaborar con los equipos de RTL y firmware para refinar interfaces, mejorar la observabilidad y resolver problemas funcionales. *
Cobertura, Calidad y Preparación para Silicio *
- Impulsar el análisis de cobertura funcional y de código, identificar brechas de verificación y cerrar la cobertura según los hitos acordados. *
- Desarrollar estrategias de regresión y automatización para mejorar la calidad de las pruebas, el tiempo de respuesta y la clasificación de fallos. *
- Colaborar con los equipos de diseño y post-silicio en el aislamiento de problemas, el análisis de causa raíz y la preparación para la puesta en marcha del silicio. *
- Comunicar el estado de la verificación, los riesgos y las recomendaciones a los interesados técnicos y al liderazgo del proyecto.
Cualificaciones Básicas *
- Título de Grado en Ingeniería Eléctrica, Ingeniería Informática o un campo técnico relacionado. *
- 5–8 años de experiencia en verificación de diseño para ASICs o SoCs complejos. *
- Experiencia práctica con entornos de verificación basados en SystemVerilog y UVM. *
- Experiencia en el desarrollo de planes de verificación, bancos de pruebas, verificadores y scoreboard, y modelos de cobertura funcional. *
- Familiaridad con herramientas de simulación, depuración de formas de onda, regresión y cobertura. *
- Sólidas habilidades de liderazgo técnico, depuración, comunicación y colaboración en un entorno de desarrollo de productos de ritmo rápido.
Cualificaciones Preferidas *
- Máster en Ingeniería Eléctrica, Ingeniería Informática o un campo relacionado. *
- Experiencia en la verificación de PCIe, UALink, UCIe u otros protocolos de conectividad y conmutación de alta velocidad. *
- Conocimiento de verificadores de protocolos, verificación formal, emulación o metodologías de aceleración de hardware. *
- Experiencia con Python, PowerShell o Tcl para la automatización de la verificación y la infraestructura de regresión. *
- Comprensión de las arquitecturas de sistemas de IA o centros de datos, incluida la conectividad de aceleradores, memoria y tejido.
El rango salarial es de $175,500 a $195,000 dependiendo de la experiencia, el nivel y la necesidad del negocio. Este puesto puede ser elegible para bonificación discrecional, incentivos y beneficios.
Sabemos que la creatividad y la innovación ocurren con más frecuencia cuando los equipos incluyen diversas ideas, orígenes y experiencias, y animamos activamente a todos los que tengan experiencia relevante a postularse, incluidas personas de color, personas LGBTQ+ y no binarias, veteranos, padres y personas con discapacidades.
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