États-Unis
Idaho Health Insurance Exchange
Astera Labs
Ingénieur Tech Lead, Vérification de Conception
États-Unis
San Jose, California, États-Unis
Python
Traduction automatique. Consultez l’original.
À propos du poste
Astera Labs (NASDAQ : ALAB) fournit une infrastructure IA à l'échelle du rack grâce à des solutions de connectivité spécialement conçues. En collaborant avec des hyperscalers et des partenaires de l'écosystème, Astera Labs permet aux organisations de libérer tout le potentiel de l'IA moderne. La plateforme de connectivité intelligente de Astera Labs intègre les technologies à base de semi-conducteurs CXL®, Ethernet, NVLink, PCIe® et UALink™ avec la suite logicielle COSMOS de l'entreprise pour unifier divers composants en systèmes cohérents et flexibles qui offrent une connectivité évolutive et distribuée de bout en bout. L'activité de solutions de connectivité personnalisées de l'entreprise complète son portefeuille basé sur des normes, permettant aux clients de déployer des architectures sur mesure pour répondre à leurs besoins uniques en matière d'infrastructure. Découvrez-en plus sur asteralabs.com asteralabs.com/.
Aperçu du rôle
En tant qu'Ingénieur Tech Lead, Vérification de Conception, vous définirez et livrerez une vérification robuste pour la prochaine génération de silicium de connectivité qui permet une infrastructure IA à l'échelle du rack. Vous collaborerez étroitement avec les équipes RTL, architecture, firmware et post-silicium pour construire des stratégies de vérification qui prouvent le comportement complexe de commutation à travers des protocoles à large bande passante et des environnements système exigeants.
Au sein de CCE2, vous dirigerez des défis de vérification significatifs, de la planification et de l'architecture du banc de test à la fermeture de la couverture et à l'apprentissage du silicium. Vous contribuerez à la mission de forte croissance de Astera Labs en aidant à livrer des produits de connectivité PCIe et UALink hautement fiables qui maintiennent les accélérateurs IA, la mémoire et les ressources de calcul en fonctionnement à l'échelle.
Responsabilités clés *
Stratégie et planification de la vérification *
- Développer des plans de vérification au niveau bloc et sous-système à partir des spécifications, de l'architecture et des exigences de conception. *
- Définir les scénarios de test, les modèles de couverture, les vérifications (checkers) et les tableaux de bord (scoreboards) pour les fonctionnalités de commutation complexes. *
- Examiner les conceptions et les plans de vérification avec les équipes d'architecture et RTL pour identifier les cas limites précocement. *
- Diriger la planification et l'exécution de la vérification pour les fonctionnalités assignées, en suivant les risques, les jalons et les métriques de qualité. *
Développement de l'environnement et exécution *
- Construire et améliorer des bancs de test réutilisables basés sur UVM en SystemVerilog, des agents, des séquences, des moniteurs et des modèles de référence. *
- Créer des scénarios dirigés, aléatoires contraints et de mise sous tension (power-on-reset) couvrant les comportements PCIe Gen 6/Gen 7, UALink et UCIe. *
- Déboguer les échecs de simulation en utilisant l'analyse des formes d'onde, les journaux, les assertions et la collaboration interfonctionnelle. *
- Collaborer avec les équipes RTL et firmware pour affiner les interfaces, améliorer l'observabilité et résoudre les problèmes fonctionnels. *
Couverture, qualité et préparation du silicium *
- Piloter l'analyse de la couverture fonctionnelle et du code, identifier les lacunes de vérification et fermer la couverture selon les jalons convenus. *
- Développer des stratégies de régression et d'automatisation pour améliorer la qualité des tests, le temps de réponse et le triage des échecs. *
- Collaborer avec les équipes de conception et post-silicium sur l'isolement des problèmes, l'analyse des causes profondes et la préparation du démarrage du silicium. *
- Communiquer l'état de la vérification, les risques et les recommandations aux parties prenantes techniques et à la direction du projet.
Qualifications de base *
- Diplôme de licence en génie électrique, en génie informatique ou dans un domaine technique connexe. *
- 5–8 ans d'expérience en vérification de conception pour des ASIC ou SoC complexes. *
- Expérience pratique des environnements de vérification basés sur SystemVerilog et UVM. *
- Expérience dans le développement de plans de vérification, de bancs de test, d'assertions, de tableaux de bord et de modèles de couverture fonctionnelle. *
- Connaissance des outils de simulation, de débogage de formes d'onde, de régression et de couverture. *
- Solides compétences en leadership technique, en débogage, en communication et en collaboration dans un environnement de développement de produits en évolution rapide.
Qualifications préférées *
- Master en génie électrique, en génie informatique ou dans un domaine connexe. *
- Expérience dans la vérification de PCIe, UALink, UCIe ou d'autres protocoles de connectivité et de commutation à haute vitesse. *
- Connaissance des vérificateurs de protocoles, de la vérification formelle, de l'émulation ou des méthodologies d'accélération matérielle. *
- Expérience avec Python, PowerShell ou Tcl pour l'automatisation de la vérification et l'infrastructure de régression. *
- Compréhension des architectures de systèmes IA ou de centres de données, y compris la connectivité des accélérateurs, de la mémoire et du tissu (fabric).
La fourchette de salaire est de 175 500 $ à 195 000 $ selon l'expérience, le niveau et les besoins de l'entreprise. Ce rôle peut être éligible à une prime discrétionnaire, à des incitations et à des avantages sociaux.
Nous savons que la créativité et l'innovation se produisent plus souvent lorsque les équipes incluent des idées, des antécédents et des expériences diversifiés, et nous encourageons activement tous ceux qui ont une expérience pertinente à postuler, y compris les personnes de couleur, les personnes LGBTQ+ et non binaires, les vétérans, les parents et les personnes handicapées.
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