Estados Unidos
MANTECH
Astera Labs
Engenheiro Líder Técnico, Verificação de Design
Estados Unidos
San Jose, California, Estados Unidos
Python
Tradução automática. Consulte o original.
Sobre a oportunidade
A Astera Labs (NASDAQ: ALAB) fornece infraestrutura de IA em escala de rack por meio de soluções de conectividade criadas para fins específicos. Ao colaborar com hyperscalers e parceiros de ecossistema, a Astera Labs permite que as organizações desbloqueiem todo o potencial da IA moderna. A Intelligent Connectivity Platform da Astera Labs integra tecnologias baseadas em semicondutores CXL®, Ethernet, NVLink, PCIe® e UALink™ com o conjunto de software COSMOS da empresa para unificar diversos componentes em sistemas coesos e flexíveis que oferecem conectividade de scale-up e scale-out de ponta a ponta. O negócio de soluções de conectividade personalizadas da empresa complementa seu portfólio baseado em padrões, permitindo que os clientes implantem arquiteturas sob medida para atender aos seus requisitos exclusivos de infraestrutura. Descubra mais em asteralabs.com asteralabs.com/.
Visão Geral da Função
Como Engenheiro Líder Técnico em Verificação de Design, você definirá e entregará uma verificação robusta para silício de conectividade de próxima geração que viabiliza a infraestrutura de IA em escala de rack. Você trabalhará em estreita colaboração com as equipes de RTL, arquitetura, firmware e pós-silício para criar estratégias de verificação que comprovem comportamentos complexos de comutação em protocolos de alta largura de banda e ambientes de sistema exigentes.
Dentro da CCE2, você liderará desafios significativos de verificação, desde o planejamento e a arquitetura de testbench até o fechamento de cobertura e aprendizado de silício. Você contribuirá para a missão de hipercrescimento da Astera Labs ajudando a entregar produtos de conectividade PCIe e UALink altamente confiáveis que mantêm aceleradores de IA, memória e recursos de computação operando em escala.
Principais Responsabilidades
Estratégia e Planejamento de Verificação
- Desenvolver planos de verificação em nível de bloco e subsistema a partir de especificações, arquitetura e requisitos de design.
- Definir cenários de teste, modelos de cobertura, verificadores, asserções e scoreboards para funcionalidades complexas de comutação.
- Revisar designs e planos de verificação com as equipes de arquitetura e RTL para identificar casos de borda (corner cases) precocemente.
- Liderar o planejamento e a execução da verificação para recursos atribuídos, rastreando riscos, marcos e métricas de qualidade.
Desenvolvimento e Execução de Ambiente
- Construir e aprimorar testbenches, agentes, sequências, monitores e modelos de referência reutilizáveis baseados em UVM e SystemVerilog.
- Criar cenários direcionados, de aleatoriedade restrita e de power-on-reset abrangendo o comportamento de PCIe Gen 6/Gen 7, UALink e UCIe.
- Depurar falhas de simulação usando análise de formas de onda, logs, asserções e colaboração multifuncional.
- Trabalhar em parceria com as equipes de RTL e firmware para refinar interfaces, melhorar a observabilidade e resolver problemas funcionais.
Cobertura, Qualidade e Prontidão para Silício
- Conduzir a análise de cobertura funcional e de código, identificar lacunas de verificação e fechar a cobertura conforme os marcos acordados.
- Desenvolver estratégias de regressão e automação para melhorar a qualidade dos testes, o tempo de resposta e a triagem de falhas.
- Trabalhar em parceria com as equipes de design e pós-silício no isolamento de problemas, análise de causa raiz e prontidão para o bring-up de silício.
- Comunicar o status da verificação, riscos e recomendações para as partes interessadas técnicas e liderança do projeto.
Qualificações Básicas
- Bacharelado em Engenharia Elétrica, Engenharia da Computação ou área técnica relacionada.
- 5–8 anos de experiência em verificação de design para ASICs ou SoCs complexos.
- Experiência prática com SystemVerilog e ambientes de verificação baseados em UVM.
- Experiência no desenvolvimento de planos de verificação, testbenches, asserções, scoreboards e modelos de cobertura funcional.
- Familiaridade com ferramentas de simulação, depuração de formas de onda, regressão e cobertura.
- Fortes habilidades de liderança técnica, depuração, comunicação e colaboração em um ambiente de desenvolvimento de produtos de ritmo acelerado.
Qualificações Preferenciais
- Mestrado em Engenharia Elétrica, Engenharia da Computação ou área relacionada.
- Experiência na verificação de PCIe, UALink, UCIe ou outros protocolos de conectividade e comutação de alta velocidade.
- Conhecimento de verificadores de protocolo, verificação formal, emulação ou metodologias de aceleração de hardware.
- Experiência com Python, PowerShell ou Tcl para automação de verificação e infraestrutura de regressão.
- Compreensão de arquiteturas de sistemas de IA ou data center, incluindo conectividade de aceleradores, memória e fabric.
A faixa salarial é de $175,500 a $195,000, dependendo da experiência, nível e necessidade do negócio. Esta função pode ser elegível para bônus discricionário, incentivos e benefícios.
Sabemos que a criatividade e a inovação acontecem com mais frequência quando as equipes incluem ideias, origens e experiências diversas, e incentivamos ativamente todos com experiência relevante a se candidatarem, incluindo pessoas de cor, pessoas LGBTQ+ e não binárias, veteranos, pais e indivíduos com deficiência.
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