Vereinigte Staaten
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Astera Labs
Tech Lead Engineer, Design Verification
Vereinigte Staaten
San Jose, California, Vereinigte Staaten
Python
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Über die Stelle
Astera Labs (NASDAQ: ALAB) bietet Rack-Scale-KI-Infrastruktur durch spezialisierte Konnektivitätslösungen. Durch die Zusammenarbeit mit Hyperscalern und Ökosystempartnern ermöglicht Astera Labs Organisationen, das volle Potenzial moderner KI auszuschöpfen. Die Intelligent Connectivity Platform von Astera Labs integriert CXL®, Ethernet, NVLink, PCIe® und UALink™ Halbleitertechnologien mit der COSMOS-Software-Suite des Unternehmens, um verschiedene Komponenten zu kohärenten, flexiblen Systemen zu vereinen, die End-to-End-Scale-up- und Scale-out-Konnektivität liefern. Das Geschäft mit kundendefinierten Konnektivitätslösungen ergänzt das standardbasierte Portfolio des Unternehmens und ermöglicht es Kunden, maßgeschneiderte Architekturen zu einsetzen, um ihre individuellen Infrastrukturanforderungen zu erfüllen. Mehr erfahren Sie unter asteralabs.com asteralabs.com/.
Rollenübersicht
Als Tech Lead Engineer, Design Verification definieren und liefern Sie robuste Verifikationslösungen für die nächste Generation von Konnektivitätssilicium, die Rack-Scale-KI-Infrastruktur ermöglichen. Sie arbeiten eng mit den RTL-, Architektur-, Firmware- und Post-Silicon-Teams zusammen, um Verifikationsstrategien zu entwickeln, die komplexe Switching-Verhaltensweisen über Hochbandbreitenprotokolle und anspruchsvolle Systemumgebungen nachweisen.
Innerhalb von CCE2 leiten Sie bedeutende Verifikationsherausforderungen von der Planung und Testbench-Architektur bis hin zum Coverage-Abschluss und den Erkenntnissen aus dem Silizium. Sie tragen zur Wachstumsmission von Astera Labs bei, indem Sie hochzuverlässige PCIe- und UALink-Konnektivitätsprodukte liefern, die KI-Beschleuniger, Speicher und Rechenressourcen im großen Maßstab am Laufen halten.
Hauptverantwortlichkeiten *
Verifikationsstrategie und -planung *
- Entwickeln Sie Block- und Subsystem-Verifikationspläne basierend auf Spezifikationen, Architektur- und Designanforderungen. *
- Definieren Sie Testszenarien, Coverage-Modelle, Checker, Assertions und Scoreboards für komplexe Switching-Funktionalitäten. *
- Überprüfen Sie Designs und Verifikationspläne mit Architektur- und RTL-Teams, um Corner Cases frühzeitig zu identifizieren. *
- Leiten Sie die Verifikationsplanung und -ausführung für zugewiesene Features und verfolgen Sie Risiken, Meilensteine und Qualitätsmetriken. *
Entwicklung und Ausführung der Umgebung *
- Erstellen und verbessern Sie wiederverwendbare UVM-basierte SystemVerilog-Testbenches, Agenten, Sequenzen, Monitore und Referenzmodelle. *
- Erstellen Sie gerichtete, zufallsgesteuerte und Power-on-Reset-Szenarien für PCIe Gen 6/Gen 7, UALink und UCIe-Verhalten. *
- Debuggen Sie Simulationsfehler mithilfe von Wellenformanalysen, Protokollen, Assertions und funktionsübergreifender Zusammenarbeit. *
- Arbeiten Sie mit RTL- und Firmware-Teams zusammen, um Schnittstellen zu verfeinern, die Beobachtbarkeit zu verbessern und funktionale Probleme zu lösen. *
Coverage, Qualität und Siliziumbereitschaft *
- Treiben Sie die funktionale und Code-Coverage-Analyse voran, identifizieren Sie Verifizierungslücken und schließen Sie die Coverage bis zu vereinbarten Meilensteinen ab. *
- Entwickeln Sie Regressionsstrategien und Automatisierung, um die Testqualität, Durchlaufzeit und Fehler-Triage zu verbessern. *
- Arbeiten Sie mit Design- und Post-Silicon-Teams bei der Isolierung von Problemen, der Ursachenanalyse und der Bereitschaft für den Silizium-Bring-up zusammen. *
- Kommunizieren Sie den Verifikationsstatus, Risiken und Empfehlungen an technische Stakeholder und die Projektleitung.
Grundlegende Qualifikationen *
- Bachelor-Abschluss in Elektrotechnik, Computertechnik oder einem zugehörigen technischen Fachgebiet. *
- 5–8 Jahre Erfahrung in der Design-Verifikation für komplexe ASICs oder SoCs. *
- Praktische Erfahrung mit SystemVerilog und UVM-basierten Verifikationsumgebungen. *
- Erfahrung in der Entwicklung von Verifikationsplänen, Testbenches, Assertions, Scoreboards und funktionalen Coverage-Modellen. *
- Kenntnisse von Simulations-, Wellenform-Debug-, Regressions- und Coverage-Tools. *
- Starke technische Führungsqualitäten, Debugging-, Kommunikations- und Kollaborationsfähigkeiten in einem schnelllebigen Produktentwicklungsumfeld.
Bevorzugte Qualifikationen *
- Master-Abschluss in Elektrotechnik, Computertechnik oder einem verwandten Fachgebiet. *
- Erfahrung in der Verifikation von PCIe, UALink, UCIe oder anderen Hochgeschwindigkeits-Konnektivitäts- und Switching-Protokollen. *
- Kenntnisse von Protokoll-Checkern, formaler Verifikation, Emulation oder Hardware-Beschleunigungsmethoden. *
- Erfahrung mit Python, PowerShell oder Tcl für Verifikationsautomatisierung und Regressionsinfrastruktur. *
- Verständnis von KI- oder Rechenzentrumssystemarchitekturen, einschließlich Beschleuniger-, Speicher- und Fabric-Konnektivität.
Die Gehaltsspanne beträgt 175.500 $ bis 195.000 $, abhängig von Erfahrung, Level und Geschäftsanforderungen. Diese Rolle kann Anspruch auf einen diskretionären Bonus, Anreize und Leistungen haben.
Wir wissen, dass Kreativität und Innovation häufiger auftreten, wenn Teams vielfältige Ideen, Hintergründe und Erfahrungen einbeziehen. Wir ermutigen jeden mit relevanter Erfahrung aktiv zur Bewerbung, einschließlich People of Color, LGBTQ+- und nicht-binärer Personen, Veteranen, Eltern und Menschen mit Behinderungen.
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