Estados Unidos
MANTECH
Astera Labs
Ingeniero/a técnico principal, verificación de diseño
Estados Unidos
San Jose, California, Estados Unidos
Python
Traducción automática. Consulta el original.
Sobre la oportunidad
Astera Labs (NASDAQ: ALAB) proporciona infraestructura de IA a escala de rack a través de soluciones de conectividad diseñadas específicamente. Al colaborar con proveedores de hiperescala y socios del ecosistema, Astera Labs permite a las organizaciones liberar todo el potencial de la IA moderna. La plataforma de conectividad inteligente de Astera Labs integra tecnologías basadas en semiconductores CXL®, Ethernet, NVLink, PCIe® y UALink™ con la suite de software COSMOS de la empresa para unificar diversos componentes en sistemas cohesivos y flexibles que ofrecen conectividad de escalado ascendente y horizontal de extremo a extremo. El negocio de soluciones de conectividad personalizadas de la empresa complementa su cartera basada en estándares, lo que permite a los clientes implementar arquitecturas adaptadas para satisfacer sus requisitos de infraestructura únicos. Descubra más en asteralabs.com asteralabs.com/.
Descripción del puesto
Como ingeniero/a técnico principal de verificación de diseño, definirá y entregará una verificación sólida para el silicio de conectividad de próxima generación que permite la infraestructura de IA a escala de rack. Colaborará estrechamente con los equipos de RTL, arquitectura, firmware y post-silicio para crear estrategias de verificación que demuestren un comportamiento de conmutación complejo en protocolos de gran ancho de banda y entornos de sistema exigentes.
Dentro de CCE2, liderará desafíos de verificación significativos, desde la planificación y la arquitectura del banco de pruebas hasta el cierre de la cobertura y el aprendizaje del silicio. Contribuirá a la misión de hipercrecimiento de Astera Labs ayudando a ofrecer productos de conectividad PCIe y UALink altamente fiables que mantienen los aceleradores de IA, la memoria y los recursos informáticos operativos a escala.
Responsabilidades clave
Estrategia y planificación de la verificación
- Desarrollar planes de verificación a nivel de bloque y subsistema a partir de especificaciones, arquitectura y requisitos de diseño.
- Definir escenarios de prueba, modelos de cobertura, comprobadores, aserciones y marcadores para una funcionalidad de conmutación compleja.
- Revisar los diseños y los planes de verificación con los equipos de arquitectura y RTL para identificar casos extremos (corner cases) de forma temprana.
- Liderar la planificación y ejecución de la verificación para las funciones asignadas, realizando un seguimiento de los riesgos, los hitos y las métricas de calidad.
Desarrollo y ejecución del entorno
- Construir y mejorar bancos de pruebas, agentes, secuencias, monitores y modelos de referencia de SystemVerilog basados en UVM reutilizables.
- Crear escenarios dirigidos, aleatorios restringidos y de reinicio de encendido que abarquen el comportamiento de PCIe Gen 6/Gen 7, UALink y UCIe.
- Depurar fallos de simulación mediante análisis de formas de onda, registros, aserciones y colaboración interfuncional.
- Colaborar con los equipos de RTL y firmware para perfeccionar las interfaces, mejorar la observabilidad y resolver problemas funcionales.
Cobertura, calidad y preparación del silicio
- Impulsar el análisis de cobertura funcional y de código, identificar lagunas de verificación y cerrar la cobertura según los hitos acordados.
- Desarrollar estrategias de regresión y automatización para mejorar la calidad de las pruebas, el tiempo de respuesta y la clasificación de fallos.
- Colaborar con los equipos de diseño y post-silicio en el aislamiento de problemas, el análisis de causa raíz y la preparación para la puesta en marcha del silicio.
- Comunicar el estado de la verificación, los riesgos y las recomendaciones a las partes interesadas técnicas y a la dirección del proyecto.
Cualificaciones básicas
- Grado universitario en Ingeniería Eléctrica, Ingeniería Informática o un campo técnico relacionado.
- 5–8 años de experiencia en verificación de diseño para ASIC o SoC complejos.
- Experiencia práctica con SystemVerilog y entornos de verificación basados en UVM.
- Experiencia en el desarrollo de planes de verificación, bancos de pruebas, aserciones, marcadores y modelos de cobertura funcional.
- Familiaridad con herramientas de simulación, depuración de formas de onda, regresión y cobertura.
- Sólidas habilidades de liderazgo técnico, depuración, comunicación y colaboración en un entorno de desarrollo de productos de ritmo rápido.
Cualificaciones preferentes
- Máster en Ingeniería Eléctrica, Ingeniería Informática o un campo relacionado.
- Experiencia en la verificación de PCIe, UALink, UCIe u otros protocolos de conectividad y conmutación de alta velocidad.
- Conocimiento de comprobadores de protocolos, verificación formal, emulación o metodologías de aceleración de hardware.
- Experiencia con Python, PowerShell o Tcl para la automatización de la verificación y la infraestructura de regresión.
- Comprensión de las arquitecturas de sistemas de IA o centros de datos, incluidos los aceleradores, la memoria y la conectividad de tejido (fabric).
El rango salarial es de $175,500 a $195,000 dependiendo de la experiencia, el nivel y las necesidades del negocio. Este puesto puede optar a bonificaciones discrecionales, incentivos y beneficios.
Sabemos que la creatividad y la innovación ocurren con mayor frecuencia cuando los equipos incluyen ideas, orígenes y experiencias diversas, y animamos activamente a todas las personas con la experiencia pertinente a que presenten su solicitud, incluidas las personas de color, las personas LGBTQ+ y no binarias, los veteranos, los padres y las personas con discapacidad.
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