Portugal
Eurofins
HCCM Consulting
Engenheiro(a) de Verificação
Portugal
Lisbon, Portugal
Python
Tradução automática. Consulte o original.
Principais Responsabilidades
- Desenvolver e manter testbenches UVM randomizados restritos para blocos RTL e verificação de chip completo.
- Escrever modelos de cobertura funcional e planos de fechamento de cobertura para impulsionar a completude da verificação.
- Criar e executar cenários de teste direcionados e aleatórios visando casos de canto e conformidade de protocolo.
- Depurar falhas de simulação, identificar causas raiz em RTL e colaborar com designers nas correções.
- Desenvolver planos de verificação (VPlans) com base em especificações de microarquitetura e rastrear métricas de sign-off.
- Contribuir para a infraestrutura de regressão, pipelines CI/CD e scripting de fluxo de ferramentas EDA.
- Participar de revisões de design, revisões de especificações e atividades de bringup de silício.
Qualificações Necessárias
- Bacharelado / Mestrado / Doutorado em Engenharia Elétrica, Engenharia da Computação ou área relacionada.
- 5+ anos de experiência prática em verificação VLSI em ambiente industrial.
- Forte proficiência em SystemVerilog e metodologia UVM (ambientes, agentes, sequências, scoreboards). Forte proficiência em linguagem e metodologia Specman.
- Experiência com ferramentas de simulação da indústria: VCS, Xcelium, ModelSim/Questa.
- Sólido entendimento dos fundamentos de design digital, codificação RTL e conceitos de microarquitetura.
- Familiaridade com verificação baseada em asserções (SVA) e verificação orientada a cobertura.
- Habilidades de scripting em Python, Perl ou Tcl para automação e desenvolvimento de fluxo.
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