Estados Unidos
CONCEPT SOLUTIONS LLC
Efficient Computer
Engenheiro(a) Líder de Verificação Digital
Estados Unidos
Austin, Texas, Estados Unidos · Pittsburgh, Pennsylvania, Estados Unidos · San Francisco, California, Estados Unidos
Python
Tradução automática. Consulte o original.
Sobre a oportunidade
Efficient Computer está repensando a computação do zero para resolver um dos maiores desafios da IA: a energia. Nossa arquitetura Fabric oferece uma melhora de 10 a 100x na eficiência energética para computação de propósito geral, incluindo IA, ao mesmo tempo que suporta linguagens de programação e frameworks de software familiares — abrindo novas possibilidades para máquinas autônomas, infraestrutura inteligente, wearables e sistemas espaciais. Com nosso primeiro processador, Electron E1, agora em produção em volume e mais de US$ 97 milhões em financiamento Série B recentemente anunciado, estamos acelerando as implementações de clientes e escalando nossa arquitetura para o desempenho de data center. Junte-se a nós para construir o hardware e software que levam inteligência aonde for necessária e ajude a moldar a próxima geração da computação.
Estamos procurando um(a) Líder de Verificação de Design experiente para dirigir a verificação funcional de projetos complexos de SoC/IP desde a especificação até o tapeout em uma organização de engenharia de hardware recém-formada. Você será responsável pela estratégia de verificação, definirá padrões de metodologia, construirá e guiará uma equipe de engenheiros de verificação e servirá como autoridade final na qualidade da verificação e prontidão para sign-off. Esta função exige uma forte combinação de profundidade técnica em metodologias modernas de verificação (UVM, C embarcado e testes baseados em trace gerados por compilador) e a capacidade de liderança para executar em um programa de chip multi-bloco dentro do cronograma. O(a) DV Lead ajudará a moldar nossos processos internos para construir projetos robustos e verificados, incluindo a segunda linha de produtos da empresa, que escalará desempenho e capacidade de computação, ao mesmo tempo que melhora a eficiência energética.
Esta é uma oportunidade única de influenciar nossos produtos e processos enquanto avançamos das fases iniciais de desenvolvimento de produto para o lançamento no mercado e produção em volume escalada. Junte-se à nossa equipe e nos ajude a moldar o futuro da computação na ponta e além!
Por que se juntar à Efficient?
Construa o próximo. Na Efficient, você enfrentará grandes desafios com espaço para assumir responsabilidade e causar impacto. Apoiamos você com remuneração competitiva, equity, um match 401(k), benefícios pagos pela empresa, licença parental remunerada e flexibilidade — além de oportunidades para aprimorar suas habilidades e carreira à medida que escalamos.
Principais Responsabilidades
- Definir a estratégia de verificação de ponta a ponta nos níveis de bloco, subsistema e chip completo, alinhada com os marcos de tapeout.
- Elaborar e revisar planos de verificação mapeando especificações para recursos, estratégias de estímulo (geração de estímulo tradicional, baseado em compilador), metas de cobertura e critérios de sign-off.
- Arquitetar ambientes de testbench escaláveis baseados em UVM, incluindo agentes, scoreboards, modelos de referência e monitores de cobertura.
- Liderar o desenvolvimento de estímulos com restrições aleatórias, visando interações de protocolo, concorrência, injeção de erros e casos de canto (corner cases).
- Definir e fechar modelos de cobertura funcional através de análise sistemática de lacunas, testes direcionados, otimização de seed e ajuste de regressão.
- Implantar Asserções SystemVerilog para conformidade de protocolo, verificações de interface e invariantes de design em todas as execuções de simulação.
- Liderar a verificação de chip completo, incluindo sequências de boot, tratamento de interrupções, fluxos de DMA, reset de energização e interações multi-bloco.
- Garantir a verificação de CDC, RDC e domínios de múltiplos poderes em coordenação com ferramentas e equipes especializadas.
- Depurar falhas complexas de simulação abrangendo interações multi-bloco, violações de protocolo, condições de corrida (race conditions) e casos de canto dependentes de tempo.
- Gerenciar o ciclo de vida de bugs — triagem, priorização, rastreamento, verificação de correção e resolução interfuncional com designers de RTL e arquitetos.
- Gerenciar o framework de regressão — definindo suítes, mantendo estabilidade, otimizando throughput e integrando com pipelines de CI/CD.
- Coordenar a transição de simulação para emulação, garantindo que o material de verificação transite efetivamente para ambientes de emulação.
- Colaborar interfuncionalmente com a Equipe de Compiladores, design de RTL, DFT, design físico e equipes de validação pós-silício.
- Liderar, mentorar e desenvolver a equipe de engenharia de verificação, mantendo um alto padrão de qualidade através de revisões rigorosas.
- Representar a prontidão da verificação em revisões de sign-off de tapeout e decisões em nível de programa.
- Apoiar a execução de simulações em nível de gate como parte do signoff do design.
- Auxiliar na construção de um dashboard de verificação para entender rapidamente onde um design está no processo de verificação e para identificar regressões.
Qualificações e Experiência Necessárias
- Formação: Bacharelado ou Mestrado/Doutorado em Engenharia Elétrica, Engenharia da Computação ou área relacionada.
- Experiência: 10+ anos de experiência progressiva em verificação de design ASIC/SoC, com pelo menos 3 anos em função de liderança, responsável pela estratégia de verificação, sign-off e execução de equipe.
- Maestria em UVM: Profundo conhecimento em arquitetura de testbench baseada em UVM e metodologia de verificação com restrições aleatórias — não apenas uso, mas tomada de decisão arquitetural e otimização.
- SystemVerilog: Proficiência avançada em SystemVerilog para verificação, incluindo classes, restrições, cobertura funcional, asserções (SVA), interfaces e pacotes.
- Fechamento de Cobertura: Histórico comprovado de condução de cobertura funcional e de código até o sign-off de tapeout em projetos complexos de SoC/ASIC com milhões de gates.
- Habilidades de Debug: Capacidade comprovada de depurar falhas de simulação profundamente complexas, abrangendo múltiplos blocos de design, protocolos e níveis de abstração.
- Arquitetura de SoC: Forte compreensão dos blocos de construção modernos de SoC — processadores (ARM, RISC-V), interconexões (AMBA AXI/ACE/CHI), controladores de memória, motores DMA, controladores de interrupção e periféricos padrão.
- Scripting e Automação: Proficiência em Python, Perl ou Tcl para automação de testes, análise de logs, pós-processamento de cobertura e desenvolvimento de fluxo de regressão.
- Comunicação: Comunicação clara e eficaz do status da verificação, riscos e trade-offs para colegas técnicos e liderança de programa.
Oferecemos um salário base competitivo para esta função, geralmente variando de US$ 200,000 a US$ 260,000, mais um bônus anual de 10%, participação acionária significativa (equity) e benefícios abrangentes. A remuneração final dependerá da experiência, nível e localização, com flexibilidade para o candidato certo.
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