Estados Unidos
Startekk Inc
Meta
Ingeniero ASIC, Verificación de Diseño
Estados Unidos
Austin, Texas, Estados Unidos · Sunnyvale, California, Estados Unidos
PythonC++
Traducción automática. Consulta el original.
Sobre la oportunidad
El equipo de Silicon de Infraestructura de Meta busca un Ingeniero de Verificación de Diseño ASIC de Staff para impulsar la estrategia y ejecución de la verificación de silicio personalizado que potencia la infraestructura de centros de datos de Meta. En este rol, liderarás la verificación de extremo a extremo de bloques IP complejos y SoC diseñados para cargas de trabajo de aceleración de IA/ML, redes y procesamiento de video. Arquitectarás entornos de verificación escalables basados en UVM, definirás modelos de cobertura y colaborarás con los equipos de diseño, emulación y validación post-silicio para lograr el éxito del silicio a la primera en toda la cartera de ASIC de infraestructura de Meta.
Responsabilidades
- Definir e implementar planes de verificación de IP/SoC, construir bancos de pruebas de verificación para habilitar la verificación a nivel de IP/subsistema/SoC
- Desarrollar pruebas funcionales basadas en el plan de pruebas de verificación
- Impulsar la Verificación de Diseño hasta su cierre basándose en las métricas de verificación definidas en el plan de pruebas, cobertura funcional y de código
- Depurar, identificar la causa raíz y resolver fallos funcionales en el diseño, colaborando con el equipo de Diseño
- Colaborar con equipos multifuncionales como Diseño, Modelado, Emulación y validación de Silicio para garantizar la máxima calidad de diseño
- Desarrollar e impulsar mejoras continuas en la Verificación de Diseño utilizando las últimas metodologías, herramientas y tecnologías de verificación de la industria
Cualificaciones Mínimas
- Grado en Ciencias de la Computación, Ingeniería Informática, campo técnico relevante o experiencia práctica equivalente
- 8+ años de experiencia práctica en metodología SystemVerilog/UVM y/o verificación basada en C/C++
- 8+ años de experiencia en verificación a nivel de IP/subsistema y/o SoC basada en metodologías SystemVerilog UVM/OVM
- Experiencia en una o más de las siguientes áreas junto con la verificación funcional: Asertos SV, Formal, Emulación
- Experiencia en herramientas EDA y scripting (Python, TCL, Perl, Shell) utilizadas para construir herramientas y flujos para entornos de verificación
- Experiencia en la arquitectura e implementación de infraestructura de Verificación de Diseño y ejecución del ciclo de verificación completo
Cualificaciones Preferidas
- Experiencia con subsistemas de cómputo y/o memoria y/o verificación funcional y de rendimiento colectiva
- Experiencia con la verificación de subsistemas o SoC basados en ARM/RISC-V/GPU
- Experiencia en el desarrollo de entornos de verificación basados en UVM desde cero
- Experiencia previa con proyectos de integración a nivel de chip completo o de paquete
- Experiencia trabajando y construyendo relaciones con equipos multifuncionales de diseño, modelado y emulación
- Familiaridad con conceptos de host y nivel de sistema para la verificación funcional
- Experiencia con arquitecturas basadas en chiplets y verificación de integración a nivel de paquete
$178,000/año a $250,000/año + bono + acciones + beneficios
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