Vereinigte Staaten
Startekk Inc
Meta
ASIC-Ingenieur, Design-Verifikation
Vereinigte Staaten
Austin, Texas, Vereinigte Staaten · Sunnyvale, California, Vereinigte Staaten
PythonC++
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Über die Stelle
Das Infrastructure Silicon Team von Meta sucht einen Staff ASIC Design Verification Engineer, um die Verifikationsstrategie und -ausführung für kundenspezifische Siliziumchips zu leiten, die die Rechenzentrumsinfrastruktur von Meta antreiben. In dieser Rolle leiten Sie die End-to-End-Verifikation komplexer IP-Blöcke und SoCs, die für Workloads zur Beschleunigung von KI/ML, Netzwerken und Videoverarbeitung entwickelt wurden. Sie werden skalierbare UVM-basierte Verifikationsumgebungen entwerfen, Abdeckungsmodelle definieren und mit Design-, Emulations- und Post-Silicon-Validierungsteams zusammenarbeiten, um den ersten Siliziumerfolg über das gesamte Infrastruktur-ASIC-Portfolio von Meta zu erzielen.
Aufgaben
- IP/SoC-Verifikationspläne definieren und implementieren, Verifikations-Testbenches erstellen, um die Verifikation auf IP-/Subsystem-/SoC-Ebene zu ermöglichen
- Funktionale Tests basierend auf dem Verifikationstestplan entwickeln
- Design-Verifikation bis zum Abschluss vorantreiben, basierend auf definierten Verifikationsmetriken im Testplan, funktionaler Abdeckung und Code-Abdeckung
- Funktionale Fehler im Design debuggen, die Ursachen ermitteln und beheben, in Zusammenarbeit mit dem Design-Team
- Mit funktionsübergreifenden Teams wie Design, Model, Emulation und Silicon Validation zusammenarbeiten, um die höchste Designqualität sicherzustellen
- Kontinuierliche Verbesserungen der Design-Verifikation mithilfe der neuesten Verifikationsmethoden, Werkzeuge und Technologien der Branche entwickeln und vorantreiben
Mindestanforderungen
- Bachelor-Abschluss in Informatik, Computertechnik, einem relevanten technischen Fachgebiet oder gleichwertige praktische Erfahrung
- 8+ Jahre praktische Erfahrung in der SystemVerilog/UVM-Methodik und/oder C/C++-basierten Verifikation
- 8+ Jahre Erfahrung in der IP-/Subsystem- und/oder SoC-Level-Verifikation basierend auf SystemVerilog UVM/OVM-basierten Methodiken
- Erfahrung in einem oder mehreren der folgenden Bereiche neben der funktionalen Verifikation: SV-Assertions, Formal, Emulation
- Erfahrung mit EDA-Tools und Skripting (Python, TCL, Perl, Shell) zum Erstellen von Tools und Flows für Verifikationsumgebungen
- Erfahrung in der Architektur und Implementierung von Design-Verifikationsinfrastrukturen und der Durchführung des gesamten Verifikationszyklus
Bevorzugte Qualifikationen
- Erfahrung mit Compute- und/oder Speichersubsystemen und/oder kollektiver funktionaler und Performance-Verifikation
- Erfahrung mit der Verifikation von ARM/RISC-V/GPU-basierten Subsystemen oder SoCs
- Erfahrung in der Entwicklung von UVM-basierten Verifikationsumgebungen von Grund auf
- Vorerfahrung mit Fullchip- oder Package-Level-Integrationsprojekten
- Erfahrung in der Zusammenarbeit und dem Aufbau von Beziehungen zu funktionsübergreifenden Design-, Model- und Emulationsteams
- Vertrautheit mit Host- und System-Level-Konzepten für die funktionale Verifikation
- Erfahrung mit Chiplet-basierten Architekturen und Package-Level-Integrationsverifikation
$178,000/Jahr bis $250,000/Jahr + Bonus + Aktienoptionen + Sozialleistungen
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