Estados Unidos
Idaho Health Insurance Exchange
Astera Labs
Engenheiro(a) Tech Lead, Verificação de Design
Estados Unidos
San Jose, California, Estados Unidos
Python
Tradução automática. Consulte o original.
Sobre a oportunidade
Astera Labs (NASDAQ: ALAB) fornece infraestrutura de IA em escala de rack por meio de soluções de conectividade projetadas para fins específicos. Ao colaborar com hyperscalers e parceiros do ecossistema, a Astera Labs permite que as organizações liberem todo o potencial da IA moderna. A Plataforma de Conectividade Inteligente da Astera Labs integra tecnologias baseadas em semicondutores CXL®, Ethernet, NVLink, PCIe® e UALink™ com a suíte de software COSMOS da empresa para unificar componentes diversos em sistemas coesos e flexíveis que oferecem conectividade de scale-up e scale-out de ponta a ponta. O negócio de soluções de conectividade personalizadas da empresa complementa seu portfólio baseado em padrões, permitindo que os clientes implementem arquiteturas personalizadas para atender aos seus requisitos exclusivos de infraestrutura. Descubra mais em asteralabs.com asteralabs.com/.
Visão Geral da Função
Como Engenheiro(a) Tech Lead, Verificação de Design, você definirá e entregará verificação robusta para silício de conectividade de próxima geração que possibilita infraestrutura de IA em escala de rack. Você fará parceria próxima com as equipes de RTL, arquitetura, firmware e pós-silício para construir estratégias de verificação que provem o comportamento complexo de comutação em protocolos de alta largura de banda e ambientes de sistema exigentes.
Dentro da CCE2, você liderará desafios de verificação significativos, desde o planejamento e arquitetura do testbench até o fechamento da cobertura e o aprendizado de silício. Você contribuirá para a missão de hiper-crescimento da Astera Labs ajudando a entregar produtos de conectividade PCIe e UALink altamente confiáveis que mantêm aceleradores de IA, memória e recursos de computação operando em escala.
Principais Responsabilidades *
Estratégia e Planejamento de Verificação *
- Desenvolver planos de verificação em nível de bloco e subsistema a partir de especificações, arquitetura e requisitos de design. *
- Definir cenários de teste, modelos de cobertura, verificadores e scoreboards para funcionalidade complexa de comutação. *
- Revisar designs e planos de verificação com as equipes de arquitetura e RTL para identificar casos extremos precocemente. *
- Liderar o planejamento e a execução da verificação para recursos atribuídos, rastreando riscos, marcos e métricas de qualidade. *
Desenvolvimento e Execução de Ambiente *
- Construir e aprimorar testbenches reutilizáveis baseados em UVM e SystemVerilog, agentes, sequências, monitores e modelos de referência. *
- Criar cenários direcionados, aleatórios restritos e de power-on-reset que abrangem comportamento PCIe Gen 6/Gen 7, UALink e UCIe. *
- Depurar falhas de simulação usando análise de formas de onda, logs, aferições e colaboração multifuncional. *
- Colaborar com as equipes de RTL e firmware para refinar interfaces, melhorar a observabilidade e resolver problemas funcionais. *
Cobertura, Qualidade e Prontidão de Silício *
- Impulsionar a análise de cobertura funcional e de código, identificar lacunas de verificação e fechar a cobertura de acordo com os marcos acordados. *
- Desenvolver estratégias de regressão e automação para melhorar a qualidade dos testes, o tempo de resposta e a triagem de falhas. *
- Colaborar com as equipes de design e pós-silício no isolamento de problemas, análise de causa raiz e prontidão para bring-up de silício. *
- Comunicar o status da verificação, riscos e recomendações às partes interessadas técnicas e à liderança do projeto.
Qualificações Básicas *
- Bacharelado em Engenharia Elétrica, Engenharia da Computação ou área técnica relacionada. *
- 5–8 anos de experiência em verificação de design para ASICs ou SoCs complexos. *
- Experiência prática com SystemVerilog e ambientes de verificação baseados em UVM. *
- Experiência no desenvolvimento de planos de verificação, testbenches, aferições, scoreboards e modelos de cobertura funcional. *
- Familiaridade com ferramentas de simulação, depuração de formas de onda, regressão e cobertura. *
- Fortes habilidades de liderança técnica, depuração, comunicação e colaboração em um ambiente de desenvolvimento de produtos de ritmo acelerado.
Qualificações Preferenciais *
- Mestrado em Engenharia Elétrica, Engenharia da Computação ou área relacionada. *
- Experiência na verificação de PCIe, UALink, UCIe ou outros protocolos de conectividade e comutação de alta velocidade. *
- Conhecimento de verificadores de protocolo, verificação formal, emulação ou metodologias de aceleração de hardware. *
- Experiência com Python, PowerShell ou Tcl para automação de verificação e infraestrutura de regressão. *
- Compreensão de arquiteturas de sistemas de IA ou data center, incluindo conectividade de acelerador, memória e fabric.
A faixa salarial é de US$ 175,500 a US$ 195,000 dependendo da experiência, nível e necessidade do negócio. Esta função pode ser elegível para bônus discricionário, incentivos e benefícios.
Sabemos que a criatividade e a inovação acontecem com mais frequência quando as equipes incluem diversas ideias, origens e experiências, e nós ativamente encorajamos todos com experiência relevante a se candidatar, incluindo pessoas de cor, pessoas LGBTQ+ e não-binárias, veteranos, pais e indivíduos com deficiência.
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