Estados Unidos
Startekk Inc
Meta
Engenheiro de ASIC, Verificação de Design
Estados Unidos
Austin, Texas, Estados Unidos · Sunnyvale, California, Estados Unidos
PythonC++
Tradução automática. Consulte o original.
Sobre a oportunidade
A equipe de Infraestrutura de Silício da Meta está em busca de um Engenheiro de Verificação de Design de ASIC nível Staff para liderar a estratégia e a execução da verificação de silício customizado que impulsiona a infraestrutura de data center da Meta. Nesta função, você liderará a verificação ponta a ponta de blocos de IP complexos e SoCs projetados para cargas de trabalho de aceleração de IA/ML, rede e processamento de vídeo. Você arquitetará ambientes de verificação escaláveis baseados em UVM, definirá modelos de cobertura e trabalhará em parceria com as equipes de design, emulação e validação pós-silício para alcançar o sucesso do silício de primeira passagem em todo o portfólio de ASIC de infraestrutura da Meta.
Responsabilidades
- Definir e implementar planos de verificação de IP/SoC, construir bancos de teste de verificação para permitir a verificação em nível de IP/subsistema/SoC
- Desenvolver testes funcionais com base no plano de teste de verificação
- Conduzir a Verificação de Design até a conclusão com base nas métricas de verificação definidas no plano de teste, cobertura funcional e de código
- Depurar, identificar a causa raiz e resolver falhas funcionais no design, em parceria com a equipe de Design
- Colaborar com equipes multifuncionais como Design, Model, Emulação e equipes de validação de Silício para garantir a mais alta qualidade de design
- Desenvolver e impulsionar melhorias contínuas na Verificação de Design usando as metodologias, ferramentas e tecnologias de verificação mais recentes do setor
Qualificações Mínimas
- Bacharelado em Ciência da Computação, Engenharia da Computação, área técnica relevante ou experiência prática equivalente
- 8+ anos de experiência prática em metodologia SystemVerilog/UVM e/ou verificação baseada em C/C++
- 8+ anos de experiência em verificação de nível de IP/subsistema e/ou SoC baseada em metodologias SystemVerilog UVM/OVM
- Experiência em uma ou mais das seguintes áreas, juntamente com verificação funcional: SV Assertions, Formal, Emulação
- Experiência em ferramentas EDA e scripting (Python, TCL, Perl, Shell) usados para construir ferramentas e fluxos para ambientes de verificação
- Experiência em arquitetar e implementar infraestrutura de Verificação de Design e executar o ciclo completo de verificação
Qualificações Preferenciais
- Experiência com subsistema de computação e/ou memória e/ou verificação funcional e de desempenho coletiva
- Experiência com verificação de subsistemas ou SoCs baseados em ARM/RISC-V/GPU
- Experiência no desenvolvimento de ambientes de verificação baseados em UVM do zero
- Experiência anterior com projetos de integração fullchip ou em nível de pacote
- Experiência trabalhando e construindo relacionamentos com equipes multifuncionais de design, modelo e emulação
- Familiaridade com conceitos de host e nível de sistema para verificação funcional
- Experiência com arquiteturas baseadas em chiplet e verificação de integração em nível de pacote
$178,000/ano a $250,000/ano + bônus + participação acionária + benefícios
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